JPH02214152A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02214152A JPH02214152A JP3369889A JP3369889A JPH02214152A JP H02214152 A JPH02214152 A JP H02214152A JP 3369889 A JP3369889 A JP 3369889A JP 3369889 A JP3369889 A JP 3369889A JP H02214152 A JPH02214152 A JP H02214152A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に比較的高いコレクタ・エ
ミッタ間耐圧を有するバイポーラトランジスタと、比較
的薄いゲート絶縁膜を有する０ＭＯ３ＦＥＴとを共存さ
せた半導体装置及びその製造方法に関する。
ミッタ間耐圧を有するバイポーラトランジスタと、比較
的薄いゲート絶縁膜を有する０ＭＯ３ＦＥＴとを共存さ
せた半導体装置及びその製造方法に関する。
従来、デジタル回路用の０ＭＯ３ＦＥＴと、アナログ回
路用のバイポーラトランジスタを同一基板上に一体的に
共存させた、いわゆるデジタル・アナログ混在型のバイ
ポーラ・ＣＭＯＳ半導体装置が知られている。かかるバ
イポーラ・ＣＭＯＳ半導体装置において、アナログ回路
用のキャパシタとしては、ＰＮ接合キャパシタと比較し
て容量の電圧依存性が小さいことなどの理由から、０Ｍ
Ｏ３ＦＥＴのゲート酸化膜を利用したＭ Ｉ Ｓ （ｍ
ｅｔａｌｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）キャパシタが一般に用いられている。
路用のバイポーラトランジスタを同一基板上に一体的に
共存させた、いわゆるデジタル・アナログ混在型のバイ
ポーラ・ＣＭＯＳ半導体装置が知られている。かかるバ
イポーラ・ＣＭＯＳ半導体装置において、アナログ回路
用のキャパシタとしては、ＰＮ接合キャパシタと比較し
て容量の電圧依存性が小さいことなどの理由から、０Ｍ
Ｏ３ＦＥＴのゲート酸化膜を利用したＭ Ｉ Ｓ （ｍ
ｅｔａｌｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）キャパシタが一般に用いられている。
ところで、このように０ＭＯ３ＦＥＴのゲート酸化膜を
利用してＭＩＳキャパシタを形成する場合、デジタル回
路とアナログ回路の動作電圧が同一であるときには格別
問題は生じない。しかしながら、デジタル回路としては
、５．５Ｖ以下の低電圧で動作し、且つ高速で消費電力
が小さい高度に微細化された薄いゲート酸化膜を有する
０ＭＯ３ＦＥＴが要求され、一方アナログ回路としては
、９Ｖ以上の比較的高い動作電圧が要求される場合には
、０ＭＯ３ＦＥＴの薄いゲート酸化膜を利用したＭＴＳ
キャパシタをアナログ回路に用いると、電界が高くなる
ため、素子の信頼性が低下する。
利用してＭＩＳキャパシタを形成する場合、デジタル回
路とアナログ回路の動作電圧が同一であるときには格別
問題は生じない。しかしながら、デジタル回路としては
、５．５Ｖ以下の低電圧で動作し、且つ高速で消費電力
が小さい高度に微細化された薄いゲート酸化膜を有する
０ＭＯ３ＦＥＴが要求され、一方アナログ回路としては
、９Ｖ以上の比較的高い動作電圧が要求される場合には
、０ＭＯ３ＦＥＴの薄いゲート酸化膜を利用したＭＴＳ
キャパシタをアナログ回路に用いると、電界が高くなる
ため、素子の信頼性が低下する。
この問題に対処するには、ＭＩＳキャパシタ及び０ＭＯ
３ＦＥＴのゲート酸化膜を形成する工程において、適当
な厚さの熱酸化膜を形成し、通常のファトリソグラフィ
工程によって０ＭＯ３ＦＥＴを形成する領域の酸化膜を
除去し、次いで該領域に所定のゲート酸化膜を形成する
方法が考えられる。この方法によれば、ＭＩＳキャパシ
タの酸化膜をゲート酸化膜よりも厚くできるので、アナ
ログ回路に比較的高い動作電圧を用いても、ＭＩＳキャ
パシタの信頼性は低下しない。
３ＦＥＴのゲート酸化膜を形成する工程において、適当
な厚さの熱酸化膜を形成し、通常のファトリソグラフィ
工程によって０ＭＯ３ＦＥＴを形成する領域の酸化膜を
除去し、次いで該領域に所定のゲート酸化膜を形成する
方法が考えられる。この方法によれば、ＭＩＳキャパシ
タの酸化膜をゲート酸化膜よりも厚くできるので、アナ
ログ回路に比較的高い動作電圧を用いても、ＭＩＳキャ
パシタの信頼性は低下しない。
しかしながらこの方法を用いて形成した場合には、ＭＩ
Ｓキャパシタの容量が小さくなり集積度が低下するばか
りでなく、最初に形成された熱酸化膜の０ＭＯ３ＦＥＴ
の領域を除去する際に、シリコン表面が露出する。この
ときエツチング処理系の中でレジストによって、露出さ
れたシリコン表面が汚染されるので、その後で形成され
るゲート酸化膜の膜質が低下するという問題点が生ずる
。
Ｓキャパシタの容量が小さくなり集積度が低下するばか
りでなく、最初に形成された熱酸化膜の０ＭＯ３ＦＥＴ
の領域を除去する際に、シリコン表面が露出する。この
ときエツチング処理系の中でレジストによって、露出さ
れたシリコン表面が汚染されるので、その後で形成され
るゲート酸化膜の膜質が低下するという問題点が生ずる
。
本発明は、従来のバイポーラ・ＣＭＯＳ半導体装置にお
ける上記問題点を解決するためになされたもので、薄い
ゲート酸化膜をもつ高速の０ＭＯ３ＦＥＴと高耐圧で比
較的大きな容量をもつアナログ回路用のＭＩＳキャパシ
タを備えたバイポーラ・ＣＭＯＳ半導体装置、及び製造
工程において０ＭＯ３ＦＥＴのゲート酸化膜形成時のレ
ジストからの汚染を排除するようにした上記半導体装置
の製造方法を提供することを目的とする。
ける上記問題点を解決するためになされたもので、薄い
ゲート酸化膜をもつ高速の０ＭＯ３ＦＥＴと高耐圧で比
較的大きな容量をもつアナログ回路用のＭＩＳキャパシ
タを備えたバイポーラ・ＣＭＯＳ半導体装置、及び製造
工程において０ＭＯ３ＦＥＴのゲート酸化膜形成時のレ
ジストからの汚染を排除するようにした上記半導体装置
の製造方法を提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、比較的高いコレクタ・エミッタ
間耐圧を有す・るバイポーラトランジスタと比較的薄い
ゲート絶縁膜を有する０ＭＯ３ＦＥＴを共存させた半導
体装置において、シリコン熱酸化膜とシリコン窒化膜の
少なくとも２層構造の絶縁膜で形成された高耐圧ＭＩＳ
キャパシタとシリコン熱酸化膜のみで形成されたゲート
絶縁膜をもつ０ＭＯ３ＦＥＴとを設けて半導体装置を構
成するものである。
決するため、本発明は、比較的高いコレクタ・エミッタ
間耐圧を有す・るバイポーラトランジスタと比較的薄い
ゲート絶縁膜を有する０ＭＯ３ＦＥＴを共存させた半導
体装置において、シリコン熱酸化膜とシリコン窒化膜の
少なくとも２層構造の絶縁膜で形成された高耐圧ＭＩＳ
キャパシタとシリコン熱酸化膜のみで形成されたゲート
絶縁膜をもつ０ＭＯ３ＦＥＴとを設けて半導体装置を構
成するものである。
このように構成することにより、ＭＩＳキャパシタの絶
縁膜はゲート絶縁膜より厚い膜厚を有するので高い電圧
が印加された際の平均電界が緩和され、また窒化膜は酸
化膜よりも誘電率が高いので、高耐圧で比較的容量の大
なるＭＩＳキャパシタと高速の０ＭＯ３ＦＥＴを備えた
バイポーラ・ＣＭＯＳ半導体装置が得られる。
縁膜はゲート絶縁膜より厚い膜厚を有するので高い電圧
が印加された際の平均電界が緩和され、また窒化膜は酸
化膜よりも誘電率が高いので、高耐圧で比較的容量の大
なるＭＩＳキャパシタと高速の０ＭＯ３ＦＥＴを備えた
バイポーラ・ＣＭＯＳ半導体装置が得られる。
また本発明は、比較的高いコレクタ・エミッタ間耐圧を
有するバイポーラトランジスタと比較的薄いゲート絶縁
膜を有する０ＭＯ３ＦＥＴを共存させた半導体装置の製
造方法において、半導体基板上にシリコン熱酸化膜とシ
リコン窒化膜とを順次形成する工程と、０ＭＯ３ＦＥＴ
を形成する領域のシリコン窒化膜を除去したのち、他の
領域のシリコン窒化膜をマスクとして０ＭＯ３ＦＥＴを
形成する領域のシリコン熱酸化膜を選択的に除去する工
程と、前記シリコン窒化膜をマスクとして０ＭＯ３ＦＥ
Ｔを形成する領域を選択的に酸化してゲート絶縁膜を形
成する工程とにより、ＭＩＳキャパシタの絶縁膜と０Ｍ
Ｏ３ＦＥＴのゲート絶縁膜とを形成するものである。
有するバイポーラトランジスタと比較的薄いゲート絶縁
膜を有する０ＭＯ３ＦＥＴを共存させた半導体装置の製
造方法において、半導体基板上にシリコン熱酸化膜とシ
リコン窒化膜とを順次形成する工程と、０ＭＯ３ＦＥＴ
を形成する領域のシリコン窒化膜を除去したのち、他の
領域のシリコン窒化膜をマスクとして０ＭＯ３ＦＥＴを
形成する領域のシリコン熱酸化膜を選択的に除去する工
程と、前記シリコン窒化膜をマスクとして０ＭＯ３ＦＥ
Ｔを形成する領域を選択的に酸化してゲート絶縁膜を形
成する工程とにより、ＭＩＳキャパシタの絶縁膜と０Ｍ
Ｏ３ＦＥＴのゲート絶縁膜とを形成するものである。
このようにして製造することにより、ゲート絶縁膜の形
成前の２層膜の下層酸化膜の除去と、次のゲート絶縁膜
形成工程は窒化膜をマスクとして行われるので、シリコ
ン表面のレジストによる汚染が回避され、高品質のゲー
ト絶縁膜をもつ０ＭＯ３ＦＥＴを形成することが可能と
なる。
成前の２層膜の下層酸化膜の除去と、次のゲート絶縁膜
形成工程は窒化膜をマスクとして行われるので、シリコ
ン表面のレジストによる汚染が回避され、高品質のゲー
ト絶縁膜をもつ０ＭＯ３ＦＥＴを形成することが可能と
なる。
（実施例〕
次に実施例について説明する。第１図へ〜■は、本発明
に係る半導体装置の一実施例の製造工程を示す図であり
、いずれもＭＩＳキャパシタ碩域とＣＭＯＳＦＥＴ形成
頭域の一部のみを示している。
に係る半導体装置の一実施例の製造工程を示す図であり
、いずれもＭＩＳキャパシタ碩域とＣＭＯＳＦＥＴ形成
頭域の一部のみを示している。
まず第１図＾に示すように、シリコン基板１に素子分離
のためのフィールド酸化膜２を形成する。
のためのフィールド酸化膜２を形成する。
なおこの際、すでにシリコン基板１には、図示は省略し
ているが、バイポーラ素子の埋込拡散層や０ＭＯ３ＦＥ
Ｔのウェル拡散層など必要な拡散層は形成されているも
のとする。次に第１図田）に示すように、厚さ１００人
のシリコン熱酸化膜３と厚さ３００人のシリコン窒化膜
４を順次形成する。次いで第１図（０に示すように、通
常のフォトリソグラフィ工程で、高耐圧ＭＩＳキャパシ
タを形成する領域をレジスト５でマスクして、０ＭＯ３
ＦＥＴを形成する領域の窒化膜４のみを、例えばプラズ
マエツチングで除去する。
ているが、バイポーラ素子の埋込拡散層や０ＭＯ３ＦＥ
Ｔのウェル拡散層など必要な拡散層は形成されているも
のとする。次に第１図田）に示すように、厚さ１００人
のシリコン熱酸化膜３と厚さ３００人のシリコン窒化膜
４を順次形成する。次いで第１図（０に示すように、通
常のフォトリソグラフィ工程で、高耐圧ＭＩＳキャパシ
タを形成する領域をレジスト５でマスクして、０ＭＯ３
ＦＥＴを形成する領域の窒化膜４のみを、例えばプラズ
マエツチングで除去する。
次に第１図の）に示すように、レジスト５を除去したの
ちに、ＭＩＳキャパシタ形成領域の窒化膜４をマスクと
して、０ＭＯ３ＦＥＴを形成する領域の酸化膜３を、例
えば希フッ酸で除去する。この酸化膜３の除去工程にお
いて０ＭＯ３ＦＥＴを形成する領域のシリコン表面が曝
されるが、この際レジスト５は既に除去されているので
シリコン表面がレジストにより汚染されることはない。
ちに、ＭＩＳキャパシタ形成領域の窒化膜４をマスクと
して、０ＭＯ３ＦＥＴを形成する領域の酸化膜３を、例
えば希フッ酸で除去する。この酸化膜３の除去工程にお
いて０ＭＯ３ＦＥＴを形成する領域のシリコン表面が曝
されるが、この際レジスト５は既に除去されているので
シリコン表面がレジストにより汚染されることはない。
続いて第１図［Ｆ］に示すように、ゲート酸化膜６を１
５０人の厚さに形成する。このとき高耐圧ＭＩＳキャパ
シタの形成領域は窒化膜４がマスクとなって殆ど酸化さ
れず、表面に僅かなオキシナイトライドが形成されるだ
けである。
５０人の厚さに形成する。このとき高耐圧ＭＩＳキャパ
シタの形成領域は窒化膜４がマスクとなって殆ど酸化さ
れず、表面に僅かなオキシナイトライドが形成されるだ
けである。
このようにして高耐圧Ｍ■Ｓキャパシタの熱酸化膜３と
窒化膜４とからなる絶縁膜と０ＭＯ３ＦＥＴのゲート酸
化膜６が形成される。そして高耐圧ＭＩＳキャパシタの
絶縁膜の膜厚は４００人と厚いため、高い電圧を印加し
ても高い信顧性が得られ、しかも窒化膜は酸化膜よりも
誘電率が高いので比較的大きな容量が得られる。また０
ＭＯ３ＦＥＴのゲート酸化膜は膜厚が１５０人と薄く、
しかも窒化膜をマスクとして形成されるので、レジスト
による汚染が発生せず、高速の０ＭＯ３ＦＥＴを形成す
るのに適した高品質のゲート酸化膜が得られる。
窒化膜４とからなる絶縁膜と０ＭＯ３ＦＥＴのゲート酸
化膜６が形成される。そして高耐圧ＭＩＳキャパシタの
絶縁膜の膜厚は４００人と厚いため、高い電圧を印加し
ても高い信顧性が得られ、しかも窒化膜は酸化膜よりも
誘電率が高いので比較的大きな容量が得られる。また０
ＭＯ３ＦＥＴのゲート酸化膜は膜厚が１５０人と薄く、
しかも窒化膜をマスクとして形成されるので、レジスト
による汚染が発生せず、高速の０ＭＯ３ＦＥＴを形成す
るのに適した高品質のゲート酸化膜が得られる。
第１図■に示した工程の後は、高耐圧ＭＩＳキャパシタ
の上部電極及び０ＭＯ３ＦＥＴのゲート電極となるポリ
シリコン層又は高融点金属層等を形成し、次いで通常の
バイポーラ・ＣＭＯＳプロセスの工程により必要な素子
を形成する。
の上部電極及び０ＭＯ３ＦＥＴのゲート電極となるポリ
シリコン層又は高融点金属層等を形成し、次いで通常の
バイポーラ・ＣＭＯＳプロセスの工程により必要な素子
を形成する。
上記実施例においては、アナログ回路用のＭＩＳキャパ
シタを酸化膜と窒化膜の２層構造としたものを示したが
、第１図田）に示した工程の窒化膜形成後に酸化雰囲気
で長時間熱処理するなどを行って、窒化膜上に更に酸化
膜を形成することもできる。この工程を加えた場合は、
ＭＩＳキャパシタは酸化膜、窒化膜、酸化膜の３層構造
となり、これによりＭＩＳキャパシタの上部電極と絶縁
膜の界面を更に安定化することができる。
シタを酸化膜と窒化膜の２層構造としたものを示したが
、第１図田）に示した工程の窒化膜形成後に酸化雰囲気
で長時間熱処理するなどを行って、窒化膜上に更に酸化
膜を形成することもできる。この工程を加えた場合は、
ＭＩＳキャパシタは酸化膜、窒化膜、酸化膜の３層構造
となり、これによりＭＩＳキャパシタの上部電極と絶縁
膜の界面を更に安定化することができる。
以上実施例に基づいて説明したように、本発明によれば
、高い印加電圧に対しても高信頼性を有し且つ比較的大
なる容量をもつアナログ回路用ＭＩｓキャパシタと、低
電圧で高速で動作する０ＭＯ３ＦＥＴを備えたバイポー
ラ・ＣＭＯ３半導体装置を容易に提供することができる
。
、高い印加電圧に対しても高信頼性を有し且つ比較的大
なる容量をもつアナログ回路用ＭＩｓキャパシタと、低
電圧で高速で動作する０ＭＯ３ＦＥＴを備えたバイポー
ラ・ＣＭＯ３半導体装置を容易に提供することができる
。
また本発明による製造方法によれば、汚染を排除した高
品質のゲート酸化膜をもつＣＭＯＳ Ｆ ＥＴを形成す
ることができる。
品質のゲート酸化膜をもつＣＭＯＳ Ｆ ＥＴを形成す
ることができる。
第１図へ〜■は、本発明に係る半導体装置の一実施例の
製造工程を示す図である。 図において、ｌはシリコン基板、２はフィールド酸化膜
、３は熱酸化膜、４は窒化膜、５はレジスト、６はゲー
ト酸化膜を示す。 特許出願人 オリンパス光学工業株式会社第１図 １：シリコン基板 ２：フィールド酸化膜 ３：熱酸化膜 ４：窒化膜 ５ニレジスト ６：ケ―ト酸化戻
製造工程を示す図である。 図において、ｌはシリコン基板、２はフィールド酸化膜
、３は熱酸化膜、４は窒化膜、５はレジスト、６はゲー
ト酸化膜を示す。 特許出願人 オリンパス光学工業株式会社第１図 １：シリコン基板 ２：フィールド酸化膜 ３：熱酸化膜 ４：窒化膜 ５ニレジスト ６：ケ―ト酸化戻
Claims (1)
- 【特許請求の範囲】 １、比較的高いコレクタ・エミッタ間耐圧を有するバイ
ポーラトランジスタと比較的薄いゲート絶縁膜を有する
ＣＭＯＳＦＥＴを共存させた半導体装置において、シリ
コン熱酸化膜とシリコン窒化膜の少なくとも２層構造の
絶縁膜で形成された高耐圧ＭＩＳキャパシタとシリコン
熱酸化膜のみで形成されたゲート絶縁膜をもつＣＭＯＳ
ＦＥＴとを備えていることを特徴とする半導体装置。 ２、前記バイポーラトランジスタは９Ｖ以上のコレクタ
・エミッタ間耐圧を有し、前記ＣＭＯＳＦＥＴは２５０
Å以下のゲート絶縁膜を有していることを特徴とする請
求項１記載の半導体装置。 ３、前記ＭＩＳキャパシタの絶縁膜は、シリコン熱酸化
膜、シリコン窒化膜、シリコン熱酸化膜の３層構造とし
たことを特徴とする請求項１又は２記載の半導体装置。 ４、比較的高いコレクタ・エミッタ間耐圧を有するバイ
ポーラトランジスタと比較的薄いゲート絶縁膜を有する
ＣＭＯＳＦＥＴを共存させた半導体装置の製造方法にお
いて、半導体基板上にシリコン熱酸化膜とシリコン窒化
膜とを順次形成する工程と、ＣＭＯＳＦＥＴを形成する
領域のシリコン窒化膜を除去したのち、他の領域上のシ
リコン窒化膜をマスクとしてＣＭＯＳＦＥＴを形成する
領域のシリコン熱酸化膜を選択的に除去する工程と、前
記シリコン窒化膜をマスクとしてＣＭＯＳＦＥＴを形成
する領域を選択的に酸化してゲート絶縁膜を形成する工
程とにより、ＭＩＳキャパシタの絶縁膜とＣＭＯＳＦＥ
Ｔのゲート絶縁膜とを形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3369889A JPH02214152A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3369889A JPH02214152A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214152A true JPH02214152A (ja) | 1990-08-27 |
Family
ID=12393637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3369889A Pending JPH02214152A (ja) | 1989-02-15 | 1989-02-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214152A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9300732A (nl) * | 1992-04-30 | 1993-11-16 | Fuji Electric Co Ltd | Halfgeleiderinrichting en werkwijze om deze te produceren. |
| JP2005537652A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| US7615786B2 (en) | 1993-10-01 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor incorporating an integrated capacitor and pixel region |
| US7955975B2 (en) * | 2002-04-09 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
-
1989
- 1989-02-15 JP JP3369889A patent/JPH02214152A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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