JPH01257366A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は回路動作上の要請から異なる膜厚のゲート絶縁
膜が要求される半導体装置、例えばメモリ回路とロジッ
ク回路とを有する半導体装置、およびその製造方法に関
する。

（従来の技術） 半導体装置の高集積化、高速処理化などの要求からゲー
ト絶縁膜の膜厚は薄くなる傾向にある。

しかし、ゲート絶縁膜の膜厚とゲート酸化膜に印加する
ことができる電圧は相互に関連しており、高電圧を印加
する場合にはゲート絶縁膜の膜厚を厚くする必要がある
。例えば、ダイナミックＲＡＭにおいては、メモリ回路
部のキャパシター蓄積電荷を保証するため、ワード線に
印加する電圧Ｖを電源電圧（Ｖ　ＤＤ）よりも高（する
ワード線ブースト方式が採用されており、この高電圧Ｖ
が印加されるトランジスタのゲート絶縁膜を厚くして、
その信頼性の確保が行われている。従ってダイナミック
ＲＡＭを構成する半導体チップではロジック回路のみか
ら構成される半導体チップに比べてゲート絶縁膜の膜厚
が厚くなっている。

（発明が解決しようとする課題） このようにメモリ回路とロジック回路とを有する従来の
半導体チップでは、メモリ回路に要求されるゲート絶縁
膜信頼性の点からゲート酸化膜を厚く設定するために、
ロジック回路部にも同一厚のゲート絶縁膜を用いようと
すると、ロジック回路部のトランジスタの微細化が困難
となり、またトランジスタの駆動力が低下することによ
りロジック回路部の高性能化を阻害する。また、ゲート
絶縁膜厚をメモリ回路部とロジック回路部とで変えよう
とすると、ゲート絶縁膜をエツチングした後薄いゲート
絶縁膜を形成しなければならず、その膜厚制御が難しい
。

本発明は上記事情を考慮してなされたもので、ロジック
回路部の高性能化を図るため、実際の膜厚は同一であっ
ても実効的には異なる膜厚のゲート絶縁膜を同一チップ
上に形成した半導体装置と、そのための製造方法を提供
することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するため、本発明は、単一の半導体チッ
プの半導体基板上に形成された複数のゲート絶縁膜の内
、一方がシリコン酸化膜からなり、他方がシリコンオキ
シナイトライド膜であることを特徴とする半導体装置を
提供する。

又、この半導体装置の製造方法として、半導体基板上に
シリコン酸化膜により成る複数のゲート絶縁膜を形成す
る工程と、シリコン酸化膜上にマスキング層を形成し、
その一部を除去して一部のゲート絶縁膜を露出させる工
程と、露出したゲート絶縁膜を窒化してシリコンオキシ
ナイトライド膜とする工程とを備えることを特徴とする
半導体装置の製造方法を提供する。

（作　用） 本発明に係る半導体装置では、オキシナイトライド化し
たゲート絶縁膜は元のシリコン酸化膜のゲート絶縁膜よ
り比誘電率が高いため、実際の膜厚は同じでも、実効的
に膜厚の薄いシリコン酸化膜のゲート絶縁膜と同様に機
能する。従って、ロジック回路部にオキシナイトライド
化したゲート絶縁膜を採用すれば、ロジック回路部の性
能が向上する。

又、本発明に係る製造方法ではオキシナイトライド膜と
シリコン酸化膜とを同一の半導体チップに形成すること
ができる。

（実施例） 以下、本発明を添付図面を参照して具体的に説明する。

第１図は本発明の一実施例の半導体装置の断面図を示す
。半導体基板１表面のフィールド酸化膜２間の素子領域
に所定膜厚のゲート酸化膜３．４が形成されている。各
ゲート酸化膜３．４下にはソース・ドレイン拡散層１０
が設けられ、このソース・ドレイン拡散層１０には電極
（アルミニウム電極）１２が接続されている。ゲート酸
化膜３゜４上にはゲート１５．１６が設けられている。

こうして、２つのトランジスタＴｒ１およびＴｒ２が形
成されている。このトランジスタＴ「１゜Ｔｒ２の内、
一方のトランジスタＴｒｉは例えばメモリ回路を構成し
、他方のトランジスタＴｒ２は例えばロジック回路を構
成する。そして、トランジスタＴｒｉのゲート絶縁膜３
はシリコン酸化膜からなっており、トランジスタＴｒ２
のゲート絶縁膜４はシリコンオキシナイトライド膜から
なっている。ゲート絶縁膜３は高電圧印加が可能な厚み
に設定されており、このゲート絶縁膜３を有するトラン
ジスタＴｒｉは信頼性の高いメモリ回路を構成する。一
方、シリコンオキナイトライド膜からなるゲート絶縁膜
４はゲート絶縁膜３と同一の膜厚を有しているが、比誘
電率がシリコン酸化膜よりも高いため、ゲート容量が大
きくなっている。従って、薄い膜厚のシリコン酸化膜と
同様に機能し、電流駆動力の増大および微細化が可能と
なるため、高性能なロジック回路が構成できる。

次に、本発明の製造方法を第２図により説明する。

半導体基板１上にフィールド反転防止層を形成した後、
選択酸化法によってフィールド酸化膜２を形成する。こ
の後、フィールド酸化膜２間の素子領域にシリコン酸化
膜からなるゲート絶縁膜３゜４を成長させ、このゲート
絶縁膜３．４下の基板領域にイオン注入を行って不純物
領域１３．１４を形成する。この不純物領域１３．１４
はトランジスタＴｒｉ、Ｔｒ２のしきい値電圧（Ｖ　Ｔ
）ｉ）調整およびバンチスルー耐圧向上に寄与する。不
純物領域１３．１４形成の後、全面に多結晶シリコン５
を所定厚さで堆積させる（第２図（ａ））。

次に多結晶シリコン５上にフォトレジストパターンを形
成し、これをマスクとしてトランジスタ一方のゲート絶
縁膜４上の多結晶シリコン層５を除去してゲート絶縁膜
４を露出させる（同図（ｂ））。既述のようにゲート絶
縁膜４はロジック回路を構成するトランジスタＴｒ２の
ゲート絶縁膜であり、これを次にオキシナイトライド化
する。オキシナイトライド化の方法としては、熱窒化あ
るいはプラズマ窒化などの適当な方法が採用できる。こ
のオキシナイトライド化により、ゲート絶縁膜４はシリ
コン酸化膜からシリコンオキシナイトライド膜に変化し
、比誘電率が増大する。

なお、オキシナイトライド化に際しては多結晶シリコン
層５表面にも窒化！ｌ１ｋ７が形成されるが、多結晶シ
リコン層５で覆われたゲート酸化膜３はオキシナイトラ
イド化されることがない（同図（Ｃ））。

続いて、露出したゲート絶縁膜４表面を含む全表面に多
結晶シリコン８を堆積し、その上に多結晶シリコンと同
一のエツチング速度を有するレジスト９を堆積させて表
面を平坦化する（同図（ｄ））。そして、このレジスト
９および多結晶シリコン８をエッチバックし、さらに窒
化層７をエツチング除去した後、残った多結晶シリコン
８゜５にリン拡散を行い、次いで多結晶シリコン８゜５
をバターニングをしてゲート１５．１６を形成する（同
図（ｅ））。

その後は、第１図のようにイオン注入によってソース・
ドレイン拡散層１０を形成し、絶縁膜１１を堆積した後
、絶縁膜１１を開孔してその開孔部に電極１２を形成す
る。これにより、シリコン酸化膜からなるゲート絶縁膜
３を有するトランジスタＴｒｉとシリコンオキシナイト
ライド膜からなるゲート絶縁膜４ををするトランジスタ
Ｔｒ２とを単一の半導体チップ上に形成することができ
る。

このような製造方法ではゲート絶縁膜４をエツチングし
て薄い膜厚とする工程が不要となるため膜厚の制御性が
良好となる。又、ゲート絶縁膜４〜のオキシナイトライ
ド化により、多結晶シリコンからゲート絶縁膜を介して
の基板内への不純物拡散を抑制することができる。

〔発明の効果〕 以上のように本発明は、複数のゲート絶縁膜の内の一部
を比誘導率の高いオキシナイトライド膜としたので、そ
のトランジスタの電流駆動力の増大および微細化が可能
である一方、他のゲート酸化膜の高電圧印加に対する信
頼性を保証することができる。又、本発明の製造方法は
シリコン酸化膜をオキシナイトライド化してシリコンオ
キシナイトライド膜とし、薄い膜厚を形成する工程を不
要とするため、膜厚制御性が良好となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置を示す断面図、
第２図はその製造工程を示す断面図である。 １・・・半導体基板、３・・・シリコン酸化膜、４・・
・シリコンオキシナイトライド膜、５．８・・・多結晶
シリコン層、１５．１６・・・ゲート。 出願人代理人　　佐　　藤　　−雄 Ｔｒｉ　　　　　　　Ｔｒ２ 罠１　図 罠２図

Claims (1)

1. 【特許請求の範囲】 １、単一の半導体チップの半導体基板上に形成された複
   数のゲート絶縁膜の内、一方がシリコン酸化膜からなり
   、他方がシリコンオキシナイトライド膜であることを特
   徴とする半導体装置。 ２、半導体基板上にシリコン酸化膜により成る複数のゲ
   ート絶縁膜を形成する工程と、 シリコン酸化膜上にマスキング層を形成し、その一部を
   除去して一部のゲート絶縁膜を露出させる工程と、 露出したゲート絶縁膜を窒化してシリコンオキシナイト
   ライド膜とする工程と を備えることを特徴とする半導体装置の製造方法。