JPS5846666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5846666A JPS5846666A JP56144858A JP14485881A JPS5846666A JP S5846666 A JPS5846666 A JP S5846666A JP 56144858 A JP56144858 A JP 56144858A JP 14485881 A JP14485881 A JP 14485881A JP S5846666 A JPS5846666 A JP S5846666A
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- JP
- Japan
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- oxide film
- layer
- polycrystalline silicon
- polycrystal silicon
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２層の多結晶シリコン間に形成されるキャパシ
タと金属絶縁膜半導体型トランジスタを含む半導体装置
の製造方法に関する。
タと金属絶縁膜半導体型トランジスタを含む半導体装置
の製造方法に関する。
近年、スイッチトキャパシタ技術の実用化が急速に進め
られている。これはキャパシタを高速でスイッチングす
ることにより高抵抗をシミユレートする技術である。こ
の技術を用いて、金属絶縁膜半導体型トランジスタ（以
下、ＭＯ８型トランジスタと略記する。）によりスイッ
チトキャパシタフイルタなどのアナログ回路が構成され
るようになった。このスイッチトキャバシタフィルタの
大きな特徴は、その特性がキャパシタの容量値の絶対値
によりて決まるのではなく、２つの容量値の比によりて
決定されることにある。これにより容量値の許容範囲が
広がり、高精度なスイッチトキャパシタフィルタの実現
が可能となった。しかし、容量比を正確に実現するため
には、安定した容量値を有するキャパシタを採用すると
共に不要な寄生容量を減少あるいは補償する必要がある
。
られている。これはキャパシタを高速でスイッチングす
ることにより高抵抗をシミユレートする技術である。こ
の技術を用いて、金属絶縁膜半導体型トランジスタ（以
下、ＭＯ８型トランジスタと略記する。）によりスイッ
チトキャパシタフイルタなどのアナログ回路が構成され
るようになった。このスイッチトキャバシタフィルタの
大きな特徴は、その特性がキャパシタの容量値の絶対値
によりて決まるのではなく、２つの容量値の比によりて
決定されることにある。これにより容量値の許容範囲が
広がり、高精度なスイッチトキャパシタフィルタの実現
が可能となった。しかし、容量比を正確に実現するため
には、安定した容量値を有するキャパシタを採用すると
共に不要な寄生容量を減少あるいは補償する必要がある
。
ＭＯＢ型集型間積回路一般に、半導体基板とゲート電極
間に形成されるＭＯ８容量がキャパシタとして用いられ
るが、これはゲート電圧によって容量値が変化するとい
う特徴を有しており、正確な容量比が要求されるスイッ
チトキャパシタフイルタには不適当である。したがって
、スイッチトキャパシタフィルタでは、２層の多結晶シ
リコンプロセスを採用し、薄い酸化膜を介して並置され
る２層の多結晶シリコン間の容量を用いることが多い。
間に形成されるＭＯ８容量がキャパシタとして用いられ
るが、これはゲート電圧によって容量値が変化するとい
う特徴を有しており、正確な容量比が要求されるスイッ
チトキャパシタフイルタには不適当である。したがって
、スイッチトキャパシタフィルタでは、２層の多結晶シ
リコンプロセスを採用し、薄い酸化膜を介して並置され
る２層の多結晶シリコン間の容量を用いることが多い。
これにより安定した容量値を得ることが可能となる。以
下、図を参照しつつ、その製造方法を説明する。
下、図を参照しつつ、その製造方法を説明する。
第１図は２層の多結晶シリコンを用いたスイッチトキャ
バシタフイルタの従来の製造方法を示すものである。図
中の各数字の意味する内容は次の通りである。
バシタフイルタの従来の製造方法を示すものである。図
中の各数字の意味する内容は次の通りである。
１０１・・・・・・単結晶シリコン基板１０２・・・・
・・フィールド酸化膜 １０３・・・・・・ゲート酸化膜 １０４．１０５・・・・・・第１層目の多結晶シリコン
１０６・・・・・・不純物拡散層 １０７・・・・・・酸化膜 １０８・・・・・・第２層目の多結晶シリコン１０９・
・・・・・層間絶縁膜 １１０・・・・・・アルミニウム １１１・・・・・・パシベーシ１ン膜 まず、第１図（Ｉりのように単結晶シリコン基板１゜１
上にフィールド酸化膜１０２を形成した後、ゲート酸化
膜１０３を形成する。
・・フィールド酸化膜 １０３・・・・・・ゲート酸化膜 １０４．１０５・・・・・・第１層目の多結晶シリコン
１０６・・・・・・不純物拡散層 １０７・・・・・・酸化膜 １０８・・・・・・第２層目の多結晶シリコン１０９・
・・・・・層間絶縁膜 １１０・・・・・・アルミニウム １１１・・・・・・パシベーシ１ン膜 まず、第１図（Ｉりのように単結晶シリコン基板１゜１
上にフィールド酸化膜１０２を形成した後、ゲート酸化
膜１０３を形成する。
次に、第１図（＆）のように第１層目の多結晶シリコン
１０４，１０５を形成する。１０４はＭＯＳ型トランジ
スタのゲート電極であり、１ｏ５は２層多結晶シリコン
キャパシタの下層電極である。その後、不純物拡散層１
０６を形成すると共に、第１層目の多結晶シリコン１０
４，１０５にも不純物をドープする。次に、第１図（ｃ
）のように、２層多結晶シリコンキャパシタの誘電体と
なる酸化膜１０７を形成する。これは、第１層目の多結
晶シリコンを熱酸化することにより形成される。その後
、キャパシタの上層電極となる第２層目の多結晶シリコ
ン１０８を形成する。次に、第１図（ｄ）のように層間
絶縁膜１０９を形成した後、コンタクトホールを開口し
、アルミニウム１１ｏ、バシベーシｌン膜１１１を形成
する。
１０４，１０５を形成する。１０４はＭＯＳ型トランジ
スタのゲート電極であり、１ｏ５は２層多結晶シリコン
キャパシタの下層電極である。その後、不純物拡散層１
０６を形成すると共に、第１層目の多結晶シリコン１０
４，１０５にも不純物をドープする。次に、第１図（ｃ
）のように、２層多結晶シリコンキャパシタの誘電体と
なる酸化膜１０７を形成する。これは、第１層目の多結
晶シリコンを熱酸化することにより形成される。その後
、キャパシタの上層電極となる第２層目の多結晶シリコ
ン１０８を形成する。次に、第１図（ｄ）のように層間
絶縁膜１０９を形成した後、コンタクトホールを開口し
、アルミニウム１１ｏ、バシベーシｌン膜１１１を形成
する。
ところで、多結晶シリコンの熱酸化膜は、高温雰囲気中
で酸化するほど良質な酸化膜が得られる。
で酸化するほど良質な酸化膜が得られる。
したがって、２層多結晶シリコン間の酸化膜１゜７は、
通常、１０００〜１ｉｏｏ’ｏの高温雰囲気中で形成さ
れる。このため、ソース・ドレインの不純物拡散層１０
６が大幅に広がり、 （１）ＭＯ８ＩＩ）ランジスタでパンチスルーが起こり
やすくなる。
通常、１０００〜１ｉｏｏ’ｏの高温雰囲気中で形成さ
れる。このため、ソース・ドレインの不純物拡散層１０
６が大幅に広がり、 （１）ＭＯ８ＩＩ）ランジスタでパンチスルーが起こり
やすくなる。
（２）ハターンの微細化が難しい。
（３） 不純物拡散層の抵抗値が増大する。
など、種々の問題点が生じてくる。
本発明は、このような欠点を除去するとともにより簡略
なプル七スを提供するものである。すなわち、フィール
ド酸化膜上に第１層目の多結晶シリコンを形成′する工
程と、同一の熱酸化処理により前記第１層目の多結晶シ
リコン上の酸化膜とＭＯＳ型トランジスタのゲート酸化
膜を同時に形成する工程と、前記第１層目の多結晶シリ
コン上の酸化膜上、及び前記ゲート酸化膜上に第２層目
の多結晶シリコンを形成する工程とを含むことを特徴と
する半導体装置の製造方法を提供するものである。以下
、図を参照しつつ、本発明の詳細な説明する。
なプル七スを提供するものである。すなわち、フィール
ド酸化膜上に第１層目の多結晶シリコンを形成′する工
程と、同一の熱酸化処理により前記第１層目の多結晶シ
リコン上の酸化膜とＭＯＳ型トランジスタのゲート酸化
膜を同時に形成する工程と、前記第１層目の多結晶シリ
コン上の酸化膜上、及び前記ゲート酸化膜上に第２層目
の多結晶シリコンを形成する工程とを含むことを特徴と
する半導体装置の製造方法を提供するものである。以下
、図を参照しつつ、本発明の詳細な説明する。
第２図は本発明の製造方法の実施例を示すものである０
図中の各数字の意味する内容は次の通りである。
図中の各数字の意味する内容は次の通りである。
２０１・・・・・・単結晶シリコン基板２０２・・・・
・・′フィールド酸化膜２０５・・・・・・酸化膜 ２０４・・・・・・第１層目の多結晶シリコン２０５・
・・・・・ゲート酸化膜 ２０６・・・・・・酸化膜 ２０７．２０８・・・・・・第２層目の多結晶シリコン
２０９・・・・・・不純物拡散層 ２１０・・・・・・層間絶縁膜 ２１１・・・・・・アルミニウム ２１２・・・・・・パンベージｌン膜 まず、第２図（ａ）のように単結晶シリコン基板２０１
上にフィールド酸化膜２０２及び薄い酸化膜２０３を形
成した後、第１層目の多結晶シリコン２０４を形成する
。これは２層多結晶シリコンキャパシタの下層電極とな
るものである。その後、この第１層目の多結晶シリコン
には適当な不純物がドープされる。
・・′フィールド酸化膜２０５・・・・・・酸化膜 ２０４・・・・・・第１層目の多結晶シリコン２０５・
・・・・・ゲート酸化膜 ２０６・・・・・・酸化膜 ２０７．２０８・・・・・・第２層目の多結晶シリコン
２０９・・・・・・不純物拡散層 ２１０・・・・・・層間絶縁膜 ２１１・・・・・・アルミニウム ２１２・・・・・・パンベージｌン膜 まず、第２図（ａ）のように単結晶シリコン基板２０１
上にフィールド酸化膜２０２及び薄い酸化膜２０３を形
成した後、第１層目の多結晶シリコン２０４を形成する
。これは２層多結晶シリコンキャパシタの下層電極とな
るものである。その後、この第１層目の多結晶シリコン
には適当な不純物がドープされる。
次に、第２図（６）のように、薄い酸化膜を除去した後
、ゲート酸化膜２０５を形成する。この際、同時に、第
１層目の多結晶シリコン２０４上には２層多結晶シリコ
ンキャパシタの誘電体となる酸化膜２０６が形成される
。すなわち、ＭＯ８型トランジスタのゲート酸化膜とキ
ャパシタの誘電体は同時に形成される。次に第２図（ｃ
）のように、第２層目の多結晶シリコン２０７，２０８
を形成する。２０７はＭＯ８型トランジスタのゲート電
極となり、２０８はキャパシタの上層電極となる。
、ゲート酸化膜２０５を形成する。この際、同時に、第
１層目の多結晶シリコン２０４上には２層多結晶シリコ
ンキャパシタの誘電体となる酸化膜２０６が形成される
。すなわち、ＭＯ８型トランジスタのゲート酸化膜とキ
ャパシタの誘電体は同時に形成される。次に第２図（ｃ
）のように、第２層目の多結晶シリコン２０７，２０８
を形成する。２０７はＭＯ８型トランジスタのゲート電
極となり、２０８はキャパシタの上層電極となる。
その後１．不純物拡散層２０９を形成すると共に、第２
層目の多結晶シリコン２０７，２０８にも不純物をドー
プする。次に、第２図（ｄ）のように層間絶縁膜２１０
を形成した後、コンタクトホールを開口し、アルミニウ
ム２１１．パシペーシ璽ン膜２１２を形成する。
層目の多結晶シリコン２０７，２０８にも不純物をドー
プする。次に、第２図（ｄ）のように層間絶縁膜２１０
を形成した後、コンタクトホールを開口し、アルミニウ
ム２１１．パシペーシ璽ン膜２１２を形成する。
上の説明から明らかなように、本発明によれば２層多結
晶シリコン間の酸化膜２０６が形成された後に、不純物
拡散層２０９が形成されるため、従来の製造方法が有す
るすべての問題点は解決される。これは、ＭＯ８型トラ
ンジスタのゲート酸化膜と、キャパシタの誘電体とを同
時に形成することに起因している。また従来、特に清浄
さが要°求されるゲート酸化工程及びキヤ、＜シタ誘電
体形成工程が別々に行なわれていたのに対して、本発明
では同一工程で済むため、大幅な工程の簡略化が達成で
きる。
晶シリコン間の酸化膜２０６が形成された後に、不純物
拡散層２０９が形成されるため、従来の製造方法が有す
るすべての問題点は解決される。これは、ＭＯ８型トラ
ンジスタのゲート酸化膜と、キャパシタの誘電体とを同
時に形成することに起因している。また従来、特に清浄
さが要°求されるゲート酸化工程及びキヤ、＜シタ誘電
体形成工程が別々に行なわれていたのに対して、本発明
では同一工程で済むため、大幅な工程の簡略化が達成で
きる。
以上、述べたように、本発明は多くの優れた効果を有す
るものである。
るものである。
第１図の従来の製造方法を示す図であり、第２図は本発
明の製造方法を示す図である。 以 上 出願人 株式会社諏訪精工舎 。 代理人 弁理士 最上 務（、 第１図
明の製造方法を示す図である。 以 上 出願人 株式会社諏訪精工舎 。 代理人 弁理士 最上 務（、 第１図
Claims (2)
- （１）２層の多結晶シリコン間に形成されるキャパシタ
と金属絶縁膜半導体型トランジスタを含む半導体装置の
製造方法において、フィールド酸化膜上に第１層目の多
結晶シリコンを形成する工程と、同一の熱酸化膜と前記
金属絶縁膜半導体型トランジスタのゲート酸化膜を同時
に形成する工程と、前記第１層目の多結晶シリコン上の
酸化膜上及び前記ゲート酸化膜上に第２層目の多結晶シ
リコンを形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - （２） 前記金属絶縁膜半導体型トランジスタのゲー
ト電極は、前記第２層目の多結晶シリコンにより構成さ
れることを特徴とする特許請求の範鰐第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144858A JPS5846666A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144858A JPS5846666A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846666A true JPS5846666A (ja) | 1983-03-18 |
| JPH0454385B2 JPH0454385B2 (ja) | 1992-08-31 |
Family
ID=15372036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144858A Granted JPS5846666A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356826A (en) * | 1992-08-07 | 1994-10-18 | Yamaha Corporation | Method of manufacturing semiconductor device provided with capacitor and resistor |
| US5395782A (en) * | 1991-07-29 | 1995-03-07 | Sanyo Electric Co., Ltd. | Process for fabricating a semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
-
1981
- 1981-09-14 JP JP56144858A patent/JPS5846666A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795658A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395782A (en) * | 1991-07-29 | 1995-03-07 | Sanyo Electric Co., Ltd. | Process for fabricating a semiconductor integrated circuit |
| US5356826A (en) * | 1992-08-07 | 1994-10-18 | Yamaha Corporation | Method of manufacturing semiconductor device provided with capacitor and resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454385B2 (ja) | 1992-08-31 |
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