JPH02214220A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02214220A JPH02214220A JP1034136A JP3413689A JPH02214220A JP H02214220 A JPH02214220 A JP H02214220A JP 1034136 A JP1034136 A JP 1034136A JP 3413689 A JP3413689 A JP 3413689A JP H02214220 A JPH02214220 A JP H02214220A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- transistor
- control terminal
- output driver
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000005669 field effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置のプルダウン（プルアップ）付出
力ドライバーに関するものである。
力ドライバーに関するものである。
従来の技術をＭＯＳ型トランジスタの例を用いて説明す
る。
る。
従来のＭｏＳ型トランジスタを用いたプルダウン付出力
ドライバーに於いては第３図に示す様に、トライステー
トの出力ドライバー３０１を制御する制御端子３０５が
直接プルダウン用トランジスタ３０２に接続されていた
。第３図の回路図を第４図に示す。第４図の４１１，４
１２，４１３゜４１４が出力ドライバーを構成するトラ
ンジスタであって、４１１及び４１４が出力ドライバー
論理用トランジスタ、４１２及び４１３が出力ドライバ
ー制御用トランジスタである。４０２はプルダウン用ト
ランジスタである。４０４は出力ドライバー入力端子、
４０５は出力ドライバー制御端子、４０６は出力ドライ
バー出力端子である。
ドライバーに於いては第３図に示す様に、トライステー
トの出力ドライバー３０１を制御する制御端子３０５が
直接プルダウン用トランジスタ３０２に接続されていた
。第３図の回路図を第４図に示す。第４図の４１１，４
１２，４１３゜４１４が出力ドライバーを構成するトラ
ンジスタであって、４１１及び４１４が出力ドライバー
論理用トランジスタ、４１２及び４１３が出力ドライバ
ー制御用トランジスタである。４０２はプルダウン用ト
ランジスタである。４０４は出力ドライバー入力端子、
４０５は出力ドライバー制御端子、４０６は出力ドライ
バー出力端子である。
しかし従来の技術では第４図に於いて、入力端子４０４
にローレベル（以後Ｌレベルとする）が与えられ、出力
ドライバー論理用トランジスタ４１１Ｊ（ＯＮ、 ４１
１カＯＦ Ｆ、 ナオカツ制御端子４０５にＬレベルが
与えられ出力ドライバー制御用トランジスタ４１２，４
１３がＯＮ、プルダウン用トランジスタ４０２がＯＦＦ
の状態で、出力端子４０６にハイレベル（以後Ｈレベル
とする）の状態において、制御端子４０５がＨレベルに
切替わり、出力ドライバー制御用トランジスター４１２
．４１３がＯＦＦとなり、出力ドライバー自身はハイ・
インピーダンス状態（以後Ｈ２状態とする）となりなが
らも、プルダウン用トランジスタ４０２がＯＮ状態とな
るため出力端子がＬレベルに変化する動作において、プ
ルダウン用トランジスタ４０２と比較してトランジスタ
サイズが大きくゲート容量が大きな出力ドライバー制御
用トランジスタ４１２．４１３はプルダウン用トランジ
スタ４０２と比較してスイッチング時間が長く、その過
渡状態において、先にＯＮ状態となったプルダウン用ト
ランジスタ４０２、出力ドライバー論理用トランジスタ
４１１、出力ドライバー制御用トランジスタ４１２を通
してショート電流が流れるため、プルダウン付出力ドラ
イバーの低消費電力化を困難なものにしていた。
にローレベル（以後Ｌレベルとする）が与えられ、出力
ドライバー論理用トランジスタ４１１Ｊ（ＯＮ、 ４１
１カＯＦ Ｆ、 ナオカツ制御端子４０５にＬレベルが
与えられ出力ドライバー制御用トランジスタ４１２，４
１３がＯＮ、プルダウン用トランジスタ４０２がＯＦＦ
の状態で、出力端子４０６にハイレベル（以後Ｈレベル
とする）の状態において、制御端子４０５がＨレベルに
切替わり、出力ドライバー制御用トランジスター４１２
．４１３がＯＦＦとなり、出力ドライバー自身はハイ・
インピーダンス状態（以後Ｈ２状態とする）となりなが
らも、プルダウン用トランジスタ４０２がＯＮ状態とな
るため出力端子がＬレベルに変化する動作において、プ
ルダウン用トランジスタ４０２と比較してトランジスタ
サイズが大きくゲート容量が大きな出力ドライバー制御
用トランジスタ４１２．４１３はプルダウン用トランジ
スタ４０２と比較してスイッチング時間が長く、その過
渡状態において、先にＯＮ状態となったプルダウン用ト
ランジスタ４０２、出力ドライバー論理用トランジスタ
４１１、出力ドライバー制御用トランジスタ４１２を通
してショート電流が流れるため、プルダウン付出力ドラ
イバーの低消費電力化を困難なものにしていた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところはプルダウン（プルアップ）付出力
ドライバーにおいて制御端子の信号切替えにおいてプル
ダウン（プルアップ）用トランジスタを通して流れるシ
ョート電流を減少し、低消費電力を実現した半導体装置
を提供することにある。
の目的とするところはプルダウン（プルアップ）付出力
ドライバーにおいて制御端子の信号切替えにおいてプル
ダウン（プルアップ）用トランジスタを通して流れるシ
ョート電流を減少し、低消費電力を実現した半導体装置
を提供することにある。
ａ）ＭＯＳ）ランジスタを用いたプルダウン（プルアッ
プ）付出力ドライバーの制御端子とプルダウン（プルア
ップ）用トランジスタの間にプルダウン（プルアップ）
用トランジスタのスイッチング開始時間を遅延させるた
めの、遅延要素を設けた構成にする。
プ）付出力ドライバーの制御端子とプルダウン（プルア
ップ）用トランジスタの間にプルダウン（プルアップ）
用トランジスタのスイッチング開始時間を遅延させるた
めの、遅延要素を設けた構成にする。
本発明の半導体装置をＭＯ３型トランジスタを用いた実
施例に基づき詳細に説明する。
施例に基づき詳細に説明する。
本発明の半導体装置は基本的に第１図に示す構成をして
いる。第２図は第１図の回路図である。
いる。第２図は第１図の回路図である。
第１図に於いて１０１はトライステートの出力ドライバ
ーであって、入力端子１０４に与えられた信号は制御端
子１０５に与えられる信号によって制御され、出力端子
１０６に出力される。
ーであって、入力端子１０４に与えられた信号は制御端
子１０５に与えられる信号によって制御され、出力端子
１０６に出力される。
第１図の動作を第２図を用いて説明する。制御端子２０
５にＬレベルが与えられた場合、出力ドライバー制御用
トランジスター２１２及び２１３はＯＮ状態となり、出
力ドライバー論理用トランジスター２１１及び２１４に
よって構成されるインバータによって入力端子２０４に
与えられた信号の反転信号が出力端子２０６に出力され
る。又制御端子２０５に与えられた信号はバッファによ
って実現された遅延要素２０３のスイッチング時間経過
後プルダウン用トランジスタ２０２をＯＦＦにする。
５にＬレベルが与えられた場合、出力ドライバー制御用
トランジスター２１２及び２１３はＯＮ状態となり、出
力ドライバー論理用トランジスター２１１及び２１４に
よって構成されるインバータによって入力端子２０４に
与えられた信号の反転信号が出力端子２０６に出力され
る。又制御端子２０５に与えられた信号はバッファによ
って実現された遅延要素２０３のスイッチング時間経過
後プルダウン用トランジスタ２０２をＯＦＦにする。
逆に制御端子２０５がＨレベルに切替わった場合、出力
ドライバー制御用トランジスタ２１２及び２１３はＱＦ
Ｆ状態となり、出力ドライバー論理用トランジスタ２１
１及び２１４によって構成されるインバータの出力を出
力端子２０６に伝達することなく、Ｈ２状態となる。又
、制御端子２０５に与えられた信号は、バッファによっ
て実現された遅延要素２０３のスイッチング時間による
遅延の後、プルダウン用トランジスタ２０２をＯＮ状態
にして、結果的に出力端子２０６はＬレベルになる。
ドライバー制御用トランジスタ２１２及び２１３はＱＦ
Ｆ状態となり、出力ドライバー論理用トランジスタ２１
１及び２１４によって構成されるインバータの出力を出
力端子２０６に伝達することなく、Ｈ２状態となる。又
、制御端子２０５に与えられた信号は、バッファによっ
て実現された遅延要素２０３のスイッチング時間による
遅延の後、プルダウン用トランジスタ２０２をＯＮ状態
にして、結果的に出力端子２０６はＬレベルになる。
以上の実施例はあくまで一実施例であって、第５図に示
す様なプルアップ付出力ドライバーにおいては、第６図
に示す様に制御端子６０５とプルアップ用トランジスタ
６０２の間にインバータによって実現した遅延要素６０
３を設けることによって同様の効果が期待できる。又、
第６図に示す様にトライステート出力ドライバーのトラ
ンジスタ構成が出力ドライバー制御用トランジスタ６１
２．６１３を正負電源に近い位置に、出力ドライバー論
理用トランジスタ６１１，６１４を正負電源から遠い位
置に接続した場合においても同様の効果が期待できる。
す様なプルアップ付出力ドライバーにおいては、第６図
に示す様に制御端子６０５とプルアップ用トランジスタ
６０２の間にインバータによって実現した遅延要素６０
３を設けることによって同様の効果が期待できる。又、
第６図に示す様にトライステート出力ドライバーのトラ
ンジスタ構成が出力ドライバー制御用トランジスタ６１
２．６１３を正負電源に近い位置に、出力ドライバー論
理用トランジスタ６１１，６１４を正負電源から遠い位
置に接続した場合においても同様の効果が期待できる。
遅延要素の実現手段も第２図に示した様に制御端子２０
５とプルダウン用トランジスタ２０２の間にバッファを
設け、そのスイッチング時間を利用する外に、制御端子
２０５とプルダウン用トランジスタを接続する配線と、
アースの間に容量を接続し、その充電時間を利用するこ
とも可能である。
５とプルダウン用トランジスタ２０２の間にバッファを
設け、そのスイッチング時間を利用する外に、制御端子
２０５とプルダウン用トランジスタを接続する配線と、
アースの間に容量を接続し、その充電時間を利用するこ
とも可能である。
更に、プルダウン（プルアップ）付出力ドライバーが反
転出力以外の論理動作の場合においても同様の効果が期
待できる。
転出力以外の論理動作の場合においても同様の効果が期
待できる。
プルダウン（プルアップ）付出力ドライバーのプルダウ
ン（プルアップ）用トランジスタをＯＮさせる制御信号
の切替えにおいて、制御信号が直接プルダウン（プルア
ップ）用トランジスタを制御する場合と比較して、プル
ダウン（プルアップ）用トランジスタと比べてスイッチ
ング時間の長い出力ドライバー制御用トランジスタのス
イッチングの過渡状態において、遅延要素による遅延時
間だけプルダウン（プルアップ）用トランジスタのスイ
ッチング開始時間を遅延させることにより、電源より出
力ドライバー論理用トランジスタ、出力ドライバー制御
用トランジスタ、ブルダンウ（プルアップ）用トランジ
スタを通して流れるショート電流が流れる期間を短縮し
、結果的に半導体装置の低消費電力化が可能となる。
ン（プルアップ）用トランジスタをＯＮさせる制御信号
の切替えにおいて、制御信号が直接プルダウン（プルア
ップ）用トランジスタを制御する場合と比較して、プル
ダウン（プルアップ）用トランジスタと比べてスイッチ
ング時間の長い出力ドライバー制御用トランジスタのス
イッチングの過渡状態において、遅延要素による遅延時
間だけプルダウン（プルアップ）用トランジスタのスイ
ッチング開始時間を遅延させることにより、電源より出
力ドライバー論理用トランジスタ、出力ドライバー制御
用トランジスタ、ブルダンウ（プルアップ）用トランジ
スタを通して流れるショート電流が流れる期間を短縮し
、結果的に半導体装置の低消費電力化が可能となる。
第１図は実施例を示す構成図、第２図は第１図の回路図
、第３図は従来の技術を示す構成図、第４図は第３図の
回路図、第５図は別の実施例を示す構成図、第６図は第
５図の回路図。 １０１． １０２． ５０２． １０４． ３０１、５０ト ドライステート出カドライバー ２０２．３０２．４０２ 拳プルダウン用トランジスタ 番プルアップ用トランジスタ ２０４．３０４．４０４．５０４． ６０４ ・ １０５． ６０５ ・ １０６． ６０６・ １０３． ２１１． ６１４ ・ ２１２． ６１３ ・ ・入力端子 ２０５．３０５．４０５．５０５、 ・制御端子 ２０６．３０６．４０６．５０６、 ・出力端子 ２０３．５０３．６０３ ・遅延要素 ２１４．４１１．４１４．６１１、 ・出力ドライバー論理用トランジスタ ２１３．４１２．４１３．６１２、 ・出カドライバー制御用トランジスタ 茗１ 伍 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第 ２ 田 菓３１図 χ 田
、第３図は従来の技術を示す構成図、第４図は第３図の
回路図、第５図は別の実施例を示す構成図、第６図は第
５図の回路図。 １０１． １０２． ５０２． １０４． ３０１、５０ト ドライステート出カドライバー ２０２．３０２．４０２ 拳プルダウン用トランジスタ 番プルアップ用トランジスタ ２０４．３０４．４０４．５０４． ６０４ ・ １０５． ６０５ ・ １０６． ６０６・ １０３． ２１１． ６１４ ・ ２１２． ６１３ ・ ・入力端子 ２０５．３０５．４０５．５０５、 ・制御端子 ２０６．３０６．４０６．５０６、 ・出力端子 ２０３．５０３．６０３ ・遅延要素 ２１４．４１１．４１４．６１１、 ・出力ドライバー論理用トランジスタ ２１３．４１２．４１３．６１２、 ・出カドライバー制御用トランジスタ 茗１ 伍 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第 ２ 田 菓３１図 χ 田
Claims (1)
- （１）ａ）絶縁ゲート電界効果型トランジスタ（以下Ｍ
＠Ｏ＠Ｓ型トランジスタと略す）を用いた半導体装置の ｂ）プルダウン（プルアップ）付出力ドライバーに於い
て ｃ）その出力状態を制御する制御端子とプルダウン（プ
ルアップ）用トランジスタの間に、プルダウン（プルア
ップ）用トランジスタのスイッチング開始時間を遅延さ
せるための遅延要素が存在することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034136A JPH02214220A (ja) | 1989-02-14 | 1989-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034136A JPH02214220A (ja) | 1989-02-14 | 1989-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214220A true JPH02214220A (ja) | 1990-08-27 |
Family
ID=12405804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034136A Pending JPH02214220A (ja) | 1989-02-14 | 1989-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939914A (en) * | 1996-01-19 | 1999-08-17 | Stmicroelectronics, Inc. | Synchronous test mode initialization |
-
1989
- 1989-02-14 JP JP1034136A patent/JPH02214220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939914A (en) * | 1996-01-19 | 1999-08-17 | Stmicroelectronics, Inc. | Synchronous test mode initialization |
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