JPH03258115A - インバータ回路装置 - Google Patents
インバータ回路装置Info
- Publication number
- JPH03258115A JPH03258115A JP2057141A JP5714190A JPH03258115A JP H03258115 A JPH03258115 A JP H03258115A JP 2057141 A JP2057141 A JP 2057141A JP 5714190 A JP5714190 A JP 5714190A JP H03258115 A JPH03258115 A JP H03258115A
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- Japan
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- output
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- inverter
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、インバータ回路装置に係り、特に大電流出力
能力をもつ場合に、ＣＭＯ８構成特有の、スイッチング
時の貫通電流を減少させる特性を有するインバータ回路
装置に関するものである。
能力をもつ場合に、ＣＭＯ８構成特有の、スイッチング
時の貫通電流を減少させる特性を有するインバータ回路
装置に関するものである。
従来の技術
従来、ＣＭＯ３構威のインバータ回路装置は第５図に示
すように、ゲート人力、ドレイン出力を共通とするＰチ
ャネルとＮチャネルの電界効果型トランジスタＰ１およ
びＮ１により構成されている。
すように、ゲート人力、ドレイン出力を共通とするＰチ
ャネルとＮチャネルの電界効果型トランジスタＰ１およ
びＮ１により構成されている。
発明が解決しようとする課題
この回路構成では、入力電圧が電源電圧の中間レベル付
近になった時に、Ｐチャネル、Ｎチャネル両トランジス
タＰＬ、Ｎｌともに導通し、貫通電流が流れる。しかも
、一般にはドライブ能力が大きいインバータが必要で、
それを満たすように設計した場合、必然的にこの貫通電
流も多くなり、回路の消費電力が増加するという問題が
ある。
近になった時に、Ｐチャネル、Ｎチャネル両トランジス
タＰＬ、Ｎｌともに導通し、貫通電流が流れる。しかも
、一般にはドライブ能力が大きいインバータが必要で、
それを満たすように設計した場合、必然的にこの貫通電
流も多くなり、回路の消費電力が増加するという問題が
ある。
本発明はこのような従来の問題を解決するインバータ回
路装置を提供するものである。
路装置を提供するものである。
課題を解決するための手段
本発明は、ＣＭＯ８出力段ドライバのＰチャネル、Ｎチ
ャネル電界効果トランジスタの入力スイッチングポイン
トを、その前段の回路上の工夫により、ずらせたもので
ある。
ャネル電界効果トランジスタの入力スイッチングポイン
トを、その前段の回路上の工夫により、ずらせたもので
ある。
作用
このようにすれば、入力信号電圧が中間レベルになった
ときの貫通電流を減少させ、消費電力をおさえたインバ
ータ回路装置が実現できる。
ときの貫通電流を減少させ、消費電力をおさえたインバ
ータ回路装置が実現できる。
実施例
以下、本発明の一実施例について、第１図〜第４図とと
もに説明する。
もに説明する。
第１図は本発明の一実施例におけるインバータ回路装置
のブロック図、第２図はその具体的な回路構成を示すも
のである。
のブロック図、第２図はその具体的な回路構成を示すも
のである。
第１図、第２図において、第１のインバータＩＮＶｌは
Ｐチャネル、Ｎチャネルの電界効果トランジスタＰ２．
Ｎ２により構成されている。第２．第３のインバータＩ
ＮＶ２．ＩＮＶ３は、それぞれＰチャネル、Ｎチャネル
の電界効果トランジスタＰ３．Ｎ３およびＰ４．Ｎ４で
構成されている。
Ｐチャネル、Ｎチャネルの電界効果トランジスタＰ２．
Ｎ２により構成されている。第２．第３のインバータＩ
ＮＶ２．ＩＮＶ３は、それぞれＰチャネル、Ｎチャネル
の電界効果トランジスタＰ３．Ｎ３およびＰ４．Ｎ４で
構成されている。
そして第２．第３のインバータＩＮＶ２．ｒＮＶ３の出
力は、ドレインを共通とする出力段のＰチャネル、Ｎチ
ャネルの電界効果トランジスタＰ１、Ｎ１のゲートにそ
れぞれ加えられる。
力は、ドレインを共通とする出力段のＰチャネル、Ｎチ
ャネルの電界効果トランジスタＰ１、Ｎ１のゲートにそ
れぞれ加えられる。
ここで、第１．第２．第３のインバータＩＮＶＩ。
ＩＮＶ２．ＩＮＶ３は、それらを構成するトランジスタ
Ｐ３．Ｎ３．Ｐ４．Ｎ４のトランジスタサイズを変える
等の方法により、その入力電圧のスイッチングレベルを
異ならせである。
Ｐ３．Ｎ３．Ｐ４．Ｎ４のトランジスタサイズを変える
等の方法により、その入力電圧のスイッチングレベルを
異ならせである。
第３図は第１〜第３のインバータＩＮＶＩ。
ＩＮＶ２．ＩＮＶ３の人出力特性図を示すものであり、
−点鎖線が第１のインバータＩＮＶＩの、実線が第２の
インバータＩＮＶ２の、破線が第３のインバータＩＮＶ
３の入出力特性を示している。第３図から明らかなよう
に、第１のインバータＩＮＶＩのスイッチングレベルは
電源電圧の中点に接続されている。これに対し、第２の
インバータＩＮＶ２のスイッチングレベルは、電源電圧
の中点よりも上方に、第３のインバータＩ ＮＶ３のス
イッチングレベルは、電源電圧の中点よりも下方に設定
されている。
−点鎖線が第１のインバータＩＮＶＩの、実線が第２の
インバータＩＮＶ２の、破線が第３のインバータＩＮＶ
３の入出力特性を示している。第３図から明らかなよう
に、第１のインバータＩＮＶＩのスイッチングレベルは
電源電圧の中点に接続されている。これに対し、第２の
インバータＩＮＶ２のスイッチングレベルは、電源電圧
の中点よりも上方に、第３のインバータＩ ＮＶ３のス
イッチングレベルは、電源電圧の中点よりも下方に設定
されている。
第４図は、第１図、第２図のインバータ回路装置の各イ
ンバータＩＮＶＩ〜Ｉ ＮＶ３の出力電圧および最終の
出力電圧波形を示すものである。
ンバータＩＮＶＩ〜Ｉ ＮＶ３の出力電圧および最終の
出力電圧波形を示すものである。
以下、第１図〜第４図を用いて、本実施例の動作を説明
する。
する。
第４図に示すように入力電圧がＬレベルからＨレベルへ
変化する場合、時刻Ａ点で第１のインバータＴＮＶＩの
出力が第２のインバータＩＮＶ２のスイッチングレベル
Ｖ２Ｓを通過すると、第２のインバー９１ＮＶ２の出力
がＬレベルからＨレベルへ変化する。この時、出力段の
ＰチャネルトランジスタＰ１がＯＮからＯＦＦに変化し
、最終の出力はＨレベルからハイインピーダンスとなり
、出力段トランジスタＰＬ、Ｎｌには貫通電流は流れな
い。さらに第１のインバータＩＮＶＩの出力が第３のイ
ンバータＩＮＶ３のスイッチングレベルＶ３Ｓに至る時
刻Ｂ点を通過すると、第３のインバータＩＮＶ３の出力
がＬレベルからＨレベルへ変化し、出力段のＮチャネル
のトランジスタＮ１がＯＮＬ、、最終の出力はＬレベル
となる。同様に入力がＨレベルからＬレベルへと変化す
るとき、最終の出力はＬレベル→ハイインピーダンス→
Ｈレベルと変化する。その間、出力段のトランジスタＰ
Ｉ、Ｎｌが同時にＯＮすることはないので、出力段で貫
通電流は流れず、消費電力を減らすことができる。
変化する場合、時刻Ａ点で第１のインバータＴＮＶＩの
出力が第２のインバータＩＮＶ２のスイッチングレベル
Ｖ２Ｓを通過すると、第２のインバー９１ＮＶ２の出力
がＬレベルからＨレベルへ変化する。この時、出力段の
ＰチャネルトランジスタＰ１がＯＮからＯＦＦに変化し
、最終の出力はＨレベルからハイインピーダンスとなり
、出力段トランジスタＰＬ、Ｎｌには貫通電流は流れな
い。さらに第１のインバータＩＮＶＩの出力が第３のイ
ンバータＩＮＶ３のスイッチングレベルＶ３Ｓに至る時
刻Ｂ点を通過すると、第３のインバータＩＮＶ３の出力
がＬレベルからＨレベルへ変化し、出力段のＮチャネル
のトランジスタＮ１がＯＮＬ、、最終の出力はＬレベル
となる。同様に入力がＨレベルからＬレベルへと変化す
るとき、最終の出力はＬレベル→ハイインピーダンス→
Ｈレベルと変化する。その間、出力段のトランジスタＰ
Ｉ、Ｎｌが同時にＯＮすることはないので、出力段で貫
通電流は流れず、消費電力を減らすことができる。
発明の効果
前述のように、本発明によれば、出力段のトランジスタ
の貫通電流をなくすることができ、ドライブ能力が大き
い場合でも消費電流を減少させることができる。
の貫通電流をなくすることができ、ドライブ能力が大き
い場合でも消費電流を減少させることができる。
第１図は本発明の一実施例におけるインバータ回路装置
のブロック図、第２図は第１図の具体構成を示す回路図
、第３図、第４図は第１図、第２図の動作を説明するた
めの電圧波形図、第５図は従来のインバータ回路装置を
示す回路図である。 ＩＮＶＩ〜ＩＮＶ３・・・・・・第１〜第３のインバー
タ、Ｐ１〜Ｐ４・・・・・・Ｐチャネルの電界効果トラ
ンジスタ、Ｎ１〜Ｎ４・・・・・・Ｎチャネルの電界効
果トランジスタ。
のブロック図、第２図は第１図の具体構成を示す回路図
、第３図、第４図は第１図、第２図の動作を説明するた
めの電圧波形図、第５図は従来のインバータ回路装置を
示す回路図である。 ＩＮＶＩ〜ＩＮＶ３・・・・・・第１〜第３のインバー
タ、Ｐ１〜Ｐ４・・・・・・Ｐチャネルの電界効果トラ
ンジスタ、Ｎ１〜Ｎ４・・・・・・Ｎチャネルの電界効
果トランジスタ。
Claims (1)
- 第１のインバータの出力端に、スイッチングレベルの異
なる第２、第３のインバータの入力端を共通に接続し、
上記第２、第３のインバータの出力端を、出力段を構成
する相補型のトランジスタのゲートにそれぞれ接続した
ことを特徴とするインバータ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057141A JPH03258115A (ja) | 1990-03-08 | 1990-03-08 | インバータ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057141A JPH03258115A (ja) | 1990-03-08 | 1990-03-08 | インバータ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03258115A true JPH03258115A (ja) | 1991-11-18 |
Family
ID=13047298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057141A Pending JPH03258115A (ja) | 1990-03-08 | 1990-03-08 | インバータ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03258115A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917187A (ja) * | 1995-05-19 | 1997-01-17 | Sgs Thomson Microelettronica Spa | 出力段 |
| WO1999063667A1 (en) * | 1998-05-29 | 1999-12-09 | Qualcomm Incorporated | Digital cmos output buffer having separately gated pull-up and pull-down devices |
| CN100353668C (zh) * | 2004-01-30 | 2007-12-05 | 旺宏电子股份有限公司 | 缓冲器中减小短路电流的系统及方法 |
| JP2015119481A (ja) * | 2013-12-16 | 2015-06-25 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | 貫通電流制御のためのインバータチェーン回路 |
-
1990
- 1990-03-08 JP JP2057141A patent/JPH03258115A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917187A (ja) * | 1995-05-19 | 1997-01-17 | Sgs Thomson Microelettronica Spa | 出力段 |
| WO1999063667A1 (en) * | 1998-05-29 | 1999-12-09 | Qualcomm Incorporated | Digital cmos output buffer having separately gated pull-up and pull-down devices |
| CN100353668C (zh) * | 2004-01-30 | 2007-12-05 | 旺宏电子股份有限公司 | 缓冲器中减小短路电流的系统及方法 |
| JP2015119481A (ja) * | 2013-12-16 | 2015-06-25 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | 貫通電流制御のためのインバータチェーン回路 |
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