JPH02214311A - マイクロコンピユータの発振回路 - Google Patents
マイクロコンピユータの発振回路Info
- Publication number
- JPH02214311A JPH02214311A JP3542689A JP3542689A JPH02214311A JP H02214311 A JPH02214311 A JP H02214311A JP 3542689 A JP3542689 A JP 3542689A JP 3542689 A JP3542689 A JP 3542689A JP H02214311 A JPH02214311 A JP H02214311A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic circuit
- oscillation
- microcomputer
- logic
- Prior art date
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- Pending
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータを利用した各種コンピュ
ータ機器のクロックパルス発生器として用いられる発振
回路に関し、特にその発振回路から不要輻射として外部
に漏れる信号を少なくしたマイクロコンピュータの発振
回路に関するものである。
ータ機器のクロックパルス発生器として用いられる発振
回路に関し、特にその発振回路から不要輻射として外部
に漏れる信号を少なくしたマイクロコンピュータの発振
回路に関するものである。
従来、マイクロコンピュータにおいてクロックパルス発
布器として用いられている発振回路の一例を第３図に示
して説明する。この発振回路は、第３図に示すように、
水晶の発振子１と１、帰還抵抗２と、コンデンサ３及び
帰還増幅器としてのインバータなどのロジック回路１１
から成り、そのロジック回路１１をマイクロコンピュー
タ（以下、ｃｐＵともいう）１０内に内蔵せしめる。そ
して、ＣＰＵｌ０に電源が供給されると、ロジック回路
１１にも電源が供給され、帰還抵抗２とコンデンサ３を
介して発振子１が振動を開始することにより、その固有
振動数で発振を行なうものと々っている。
布器として用いられている発振回路の一例を第３図に示
して説明する。この発振回路は、第３図に示すように、
水晶の発振子１と１、帰還抵抗２と、コンデンサ３及び
帰還増幅器としてのインバータなどのロジック回路１１
から成り、そのロジック回路１１をマイクロコンピュー
タ（以下、ｃｐＵともいう）１０内に内蔵せしめる。そ
して、ＣＰＵｌ０に電源が供給されると、ロジック回路
１１にも電源が供給され、帰還抵抗２とコンデンサ３を
介して発振子１が振動を開始することにより、その固有
振動数で発振を行なうものと々っている。
しかし、このような従来の回路は、既に決められた利得
のロジック回路１１で発振子ｌを発振させるようになっ
ているので、ＣＰＵｌ０の外部に漏れる信号を少なくす
ることができないという問題点があった。
のロジック回路１１で発振子ｌを発振させるようになっ
ているので、ＣＰＵｌ０の外部に漏れる信号を少なくす
ることができないという問題点があった。
本発明はかかる問題点を解決するためになされたもので
、発振回路から外部に漏れる信号を少なくして不要輻射
の軽減を図ったマイクロコンピュータの発振回路を提供
することを目的とする。
、発振回路から外部に漏れる信号を少なくして不要輻射
の軽減を図ったマイクロコンピュータの発振回路を提供
することを目的とする。
上記の目的を達成するため、本発明に係るマイクロコン
ピュータの発振回路は、帰還増幅器を利得の高い第１ロ
ジツク回路と利得の低い第２ロジツク回路から構成して
、これら第１ロジツク回路。
ピュータの発振回路は、帰還増幅器を利得の高い第１ロ
ジツク回路と利得の低い第２ロジツク回路から構成して
、これら第１ロジツク回路。
第２ロジツク回路を電源投入時と発振安定後とで切換え
制御するようにしたものである。
制御するようにしたものである。
したがって、本発明においては、電源投入時に高利得で
発振を行ない、発振安定後は低利得で発振を行なうこと
により、定常時におけるマイクロコンピュータの外部に
漏れる信号を少なくすることが可能となる。
発振を行ない、発振安定後は低利得で発振を行なうこと
により、定常時におけるマイクロコンピュータの外部に
漏れる信号を少なくすることが可能となる。
〔実施例〕
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明による発振回路の一実施例を示すブロッ
ク構成図である。この実施例の発振回路は、水晶の発振
子１と、利得の高いインバータなどの第１ロジツク回路
４及び利得の低いインバータなどの第２ロジツク回路５
から成る帰還増幅器と、これら第１ロジツク回路４．第
２ロジツク回路５を発振信号８の位相に応じて切換え制
御するための位相検出制御回路６から構成されている。
ク構成図である。この実施例の発振回路は、水晶の発振
子１と、利得の高いインバータなどの第１ロジツク回路
４及び利得の低いインバータなどの第２ロジツク回路５
から成る帰還増幅器と、これら第１ロジツク回路４．第
２ロジツク回路５を発振信号８の位相に応じて切換え制
御するための位相検出制御回路６から構成されている。
ただし、この例では、発振子１．帰還抵抗２．コンデン
サ３はｃｐ［Ｊｌｏに外付けされ、第１ロジツク回路４
．第２ロジツク回路５２位相検出制御回路６はＣＰＵｌ
０内部に内蔵されている。なお、第１図において９は位
相検出制御回路６から送出される各ロジック回路４，５
を制御するための制御信号を示し、また、図中同一符号
は同一または相当部分を示している。
サ３はｃｐ［Ｊｌｏに外付けされ、第１ロジツク回路４
．第２ロジツク回路５２位相検出制御回路６はＣＰＵｌ
０内部に内蔵されている。なお、第１図において９は位
相検出制御回路６から送出される各ロジック回路４，５
を制御するための制御信号を示し、また、図中同一符号
は同一または相当部分を示している。
このように構成された発振回路によると、利得の高い第
１ロジツク回路４と利得の低い第２ロジツク回路５及び
それらを制御する位相検出制御回路６を用いることによ
り、例えば、電源投入時に両者のロジック回路４，５を
使用して発振子１を発振させ、その発振安定後に制御回
路６により利得の高い第１ロジツク回路４の発振を止め
、利得の低い第２ロジツク回路５のみで発振子１を発振
させることができる。その結果、ＣＰＵｌ０の外部へ漏
れる信号を少なくすることが可能となる。
１ロジツク回路４と利得の低い第２ロジツク回路５及び
それらを制御する位相検出制御回路６を用いることによ
り、例えば、電源投入時に両者のロジック回路４，５を
使用して発振子１を発振させ、その発振安定後に制御回
路６により利得の高い第１ロジツク回路４の発振を止め
、利得の低い第２ロジツク回路５のみで発振子１を発振
させることができる。その結果、ＣＰＵｌ０の外部へ漏
れる信号を少なくすることが可能となる。
第２図は本発明の別の実施例を示すもので、第１図との
異なる点は、利得の高い第１ロジツク回路４としてゲー
ト素子７を外付けしたものを用い、このゲート素子７を
位相検出制御回路６の制御信号９によシ制御するように
したことである。この実施例においても、第１図と同様
に、電源投入時に両者のロジック回路４，５を用いて発
振子１を発振させ、発振安定後にゲート素子７をオフ制
御せしめて利得の高い第１ロジツク回路４の発振を止め
ることによシ、利得の低い第２ロジツク回路５のみで発
振子１を発振させることができる。
異なる点は、利得の高い第１ロジツク回路４としてゲー
ト素子７を外付けしたものを用い、このゲート素子７を
位相検出制御回路６の制御信号９によシ制御するように
したことである。この実施例においても、第１図と同様
に、電源投入時に両者のロジック回路４，５を用いて発
振子１を発振させ、発振安定後にゲート素子７をオフ制
御せしめて利得の高い第１ロジツク回路４の発振を止め
ることによシ、利得の低い第２ロジツク回路５のみで発
振子１を発振させることができる。
なお、本発明は上述の実施例にのみ限定されるものでは
なく、特許請求の範囲に記載された範囲内において種々
変更し得るものであることは言うまでもない。
なく、特許請求の範囲に記載された範囲内において種々
変更し得るものであることは言うまでもない。
以上説明したように本発明は、マイクロコンピュータの
発振回路において利得の高いロジック回路と利得の低い
ロジック回路を設け、それらを電源投入時と発振安定後
とで切換え制御することＫよシ、マイクロコンピュータ
の外部へ漏れる信号を少なくでき、不要輻射の軽減が図
れるという効果がある。
発振回路において利得の高いロジック回路と利得の低い
ロジック回路を設け、それらを電源投入時と発振安定後
とで切換え制御することＫよシ、マイクロコンピュータ
の外部へ漏れる信号を少なくでき、不要輻射の軽減が図
れるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の別の実施例を示すブロック図、第３図は従来の
マイクロコンピュータの発振回路の一例を示すブロック
図である。 １・・・・発振子、２・・・・帰還抵抗、３・・・・コ
ンデンサ、４費・・や第１ロジツク回路、５・・・・第
２ロジツク回路、６・・・・位相検出回路、７・・・・
ゲート素子、１ｏ・・−・マイクロコンピュータ（ＣＰ
Ｕ）。
本発明の別の実施例を示すブロック図、第３図は従来の
マイクロコンピュータの発振回路の一例を示すブロック
図である。 １・・・・発振子、２・・・・帰還抵抗、３・・・・コ
ンデンサ、４費・・や第１ロジツク回路、５・・・・第
２ロジツク回路、６・・・・位相検出回路、７・・・・
ゲート素子、１ｏ・・−・マイクロコンピュータ（ＣＰ
Ｕ）。
Claims (1)
- 発振子と、その帰還増幅器として用いてなるインバータ
などのロジック回路から構成されるマイクロコンピュー
タの発振回路において、前記ロジック回路は利得の高い
第１ロジツク回路と利得の低い第２ロジツク回路から成
り、これら第１ロジツク回路、第２ロジツク回路を電源
投入時と発振安定後とで切換え制御する制御回路を具備
することを特徴とするマイクロコンピュータの発振回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542689A JPH02214311A (ja) | 1989-02-15 | 1989-02-15 | マイクロコンピユータの発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542689A JPH02214311A (ja) | 1989-02-15 | 1989-02-15 | マイクロコンピユータの発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214311A true JPH02214311A (ja) | 1990-08-27 |
Family
ID=12441538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3542689A Pending JPH02214311A (ja) | 1989-02-15 | 1989-02-15 | マイクロコンピユータの発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02214311A (ja) |
-
1989
- 1989-02-15 JP JP3542689A patent/JPH02214311A/ja active Pending
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