JPH04348410A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04348410A JPH04348410A JP3158546A JP15854691A JPH04348410A JP H04348410 A JPH04348410 A JP H04348410A JP 3158546 A JP3158546 A JP 3158546A JP 15854691 A JP15854691 A JP 15854691A JP H04348410 A JPH04348410 A JP H04348410A
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- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- oscillation circuit
- microcomputer
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、データ処理技術さら
にはデータ処理装置における発振停止処理に適用して特
に有効な技術に関し、例えば低消費電力化のため原発振
を停止させるモードを有するマイクロコンピュータシス
テムに利用して有効な技術に関する。
にはデータ処理装置における発振停止処理に適用して特
に有効な技術に関し、例えば低消費電力化のため原発振
を停止させるモードを有するマイクロコンピュータシス
テムに利用して有効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータやＩＣを使った計
算機等では、システムの動作クロック信号を作るために
、水晶振動子のような発振子を用いた発振回路が設けら
れる。このようなデータ処理システムにおいては、例え
ばシステムが間欠動作するような場合、原発振を停止さ
せることによりマイクロプロセッサやメモリ等の状態を
一時的に停止させることにより、消費電力を少なくする
ことができる。そこで、外部からの信号やＣＰＵからの
命令によってクロックを停めてシステムを停止させるホ
ールト機能を有するようにされたものがある（例えば、
日立製作所［株］が昭和５８年９月に発行した日立４ビ
ット１チップマイクロコンピュータシステム、ＨＭＣＳ
４０シリーズ、ＬＣＤ−ＩＶ［ＨＤ６１３９００］ユー
ザーズマニュアル第２９頁、第３７頁参照）。
算機等では、システムの動作クロック信号を作るために
、水晶振動子のような発振子を用いた発振回路が設けら
れる。このようなデータ処理システムにおいては、例え
ばシステムが間欠動作するような場合、原発振を停止さ
せることによりマイクロプロセッサやメモリ等の状態を
一時的に停止させることにより、消費電力を少なくする
ことができる。そこで、外部からの信号やＣＰＵからの
命令によってクロックを停めてシステムを停止させるホ
ールト機能を有するようにされたものがある（例えば、
日立製作所［株］が昭和５８年９月に発行した日立４ビ
ット１チップマイクロコンピュータシステム、ＨＭＣＳ
４０シリーズ、ＬＣＤ−ＩＶ［ＨＤ６１３９００］ユー
ザーズマニュアル第２９頁、第３７頁参照）。
【０００３】このようなホールト機能を有するマイクロ
コンピュータシステムでは、タイマ等からの割込みによ
ってシステムの動作が再開されるようにされる。しかし
ながら、発振子を用いた発振回路を有するシステムでは
、システムの再スタート時の電源供給により発振が開始
されてから、所定の時間が経過するまでの期間、発振子
の発振動作が不安定となり、非常に高い周波数で異常発
振することがある。
コンピュータシステムでは、タイマ等からの割込みによ
ってシステムの動作が再開されるようにされる。しかし
ながら、発振子を用いた発振回路を有するシステムでは
、システムの再スタート時の電源供給により発振が開始
されてから、所定の時間が経過するまでの期間、発振子
の発振動作が不安定となり、非常に高い周波数で異常発
振することがある。
【０００４】特に、最近では発振子として、水晶振動子
に比べて安価なセラミック振動子が使用されることがあ
るが、セラミック振動子は水晶振動子に比べてインピー
ダンスが高いため、発振開始直後の不安定な時間が長く
なる。
に比べて安価なセラミック振動子が使用されることがあ
るが、セラミック振動子は水晶振動子に比べてインピー
ダンスが高いため、発振開始直後の不安定な時間が長く
なる。
【０００５】このような異常周波数の原発振信号がシス
テムに供給されると、誤まった書込み制御信号が形成さ
れて必要なデータを保持しているＲＡＭ（ランダム・ア
クセス・メモリ）等に印加され、データが破壊されたり
するおそれがある。
テムに供給されると、誤まった書込み制御信号が形成さ
れて必要なデータを保持しているＲＡＭ（ランダム・ア
クセス・メモリ）等に印加され、データが破壊されたり
するおそれがある。
【０００６】
【発明が解決しようとする課題】この発明の目的は、低
消費電力化のため、発振子の発振を停止させるようなモ
ードを有する間欠動作可能なデータ処理システムにおい
て、発振開始直後の異常発振によりメモリ等に保持され
ているデータが破壊されるようなデータエラーを防止で
きるようにし、これによってシステムの安定した間欠動
作を保証することにある。
消費電力化のため、発振子の発振を停止させるようなモ
ードを有する間欠動作可能なデータ処理システムにおい
て、発振開始直後の異常発振によりメモリ等に保持され
ているデータが破壊されるようなデータエラーを防止で
きるようにし、これによってシステムの安定した間欠動
作を保証することにある。
【０００７】この発明の他の目的は、発振子の発振を停
止させるようなモードを有するデータ処理システムを安
価に構成できるようにすることにある。
止させるようなモードを有するデータ処理システムを安
価に構成できるようにすることにある。
【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明かになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明かになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１０】すなわち、システムの動作クロック信号を
形成する基準となる信号を発生するため高い周波数で発
振する発振子を含む発振回路の他に、低い周波数で発振
する発振子を含む発振回路を設け、システムの動作停止
時には上記高い周波数の発振子の動作を停止させること
で、消費電力を減少させるとともに、低い周波数の発振
子からの発振信号を分周してタイマを動作させ、このタ
イマからの出力によってシステムの動作を再開させる割
込み信号を形成して高い周波数の発振子の発振を開始さ
せるようにし、かつこの割込み信号を遅延する遅延回路
を設けて、その遅延信号をシステムの動作クロック信号
を形成する回路に供給させて、その動作を制御するよう
にして、発振子の発振動作開始後一定時間経過してから
システムの動作クロック信号が形成されるようにし、こ
れによって発振開始直後の異常発振によるデータエラー
を防止するという上記目的を達成するものである。
形成する基準となる信号を発生するため高い周波数で発
振する発振子を含む発振回路の他に、低い周波数で発振
する発振子を含む発振回路を設け、システムの動作停止
時には上記高い周波数の発振子の動作を停止させること
で、消費電力を減少させるとともに、低い周波数の発振
子からの発振信号を分周してタイマを動作させ、このタ
イマからの出力によってシステムの動作を再開させる割
込み信号を形成して高い周波数の発振子の発振を開始さ
せるようにし、かつこの割込み信号を遅延する遅延回路
を設けて、その遅延信号をシステムの動作クロック信号
を形成する回路に供給させて、その動作を制御するよう
にして、発振子の発振動作開始後一定時間経過してから
システムの動作クロック信号が形成されるようにし、こ
れによって発振開始直後の異常発振によるデータエラー
を防止するという上記目的を達成するものである。
【００１１】
【００１２】
【実施例】図１は、本発明を４ビットシングルチップマ
イクロコンピュータ（以下シングルチップマイコンと称
する）に適用した場合の一実施例を示す。同図において
、鎖線アで囲まれた各回路ブロックは、単結晶シリコン
のような一個の半導体基板上において形成される。
イクロコンピュータ（以下シングルチップマイコンと称
する）に適用した場合の一実施例を示す。同図において
、鎖線アで囲まれた各回路ブロックは、単結晶シリコン
のような一個の半導体基板上において形成される。
【００１３】シングルチップマイコンＭＰＵは、内部の
ＲＯＭ（リード・オンリ・メモリ）に格納されたプログ
ラムに従ってシステム各部のコントロールを行なうマイ
クロプロセッサ１と、プログラムの実行に必要なデータ
やプログラムの実行によって得られたデータが記憶され
るＲＡＭ（随時読出し書込み可能なメモリ）２、システ
ムの動作クロック信号の基準となるクロックを発生する
第１の発振回路３、この第一の発振回路３から供給され
るクロックに基づいてシステム内部の各種クロックパル
スを形成するクロック形成回路（クロックパルス・ジェ
ネレータ）４、およびシステムに内蔵された時計機能を
実現するためその基準クロックを形成する第２の発振回
路５と、この発振回路５から供給されるクロックを計数
してタイマ割込み信号を形成するカウンタ６等により構
成されている。
ＲＯＭ（リード・オンリ・メモリ）に格納されたプログ
ラムに従ってシステム各部のコントロールを行なうマイ
クロプロセッサ１と、プログラムの実行に必要なデータ
やプログラムの実行によって得られたデータが記憶され
るＲＡＭ（随時読出し書込み可能なメモリ）２、システ
ムの動作クロック信号の基準となるクロックを発生する
第１の発振回路３、この第一の発振回路３から供給され
るクロックに基づいてシステム内部の各種クロックパル
スを形成するクロック形成回路（クロックパルス・ジェ
ネレータ）４、およびシステムに内蔵された時計機能を
実現するためその基準クロックを形成する第２の発振回
路５と、この発振回路５から供給されるクロックを計数
してタイマ割込み信号を形成するカウンタ６等により構
成されている。
【００１４】また、上記マイクロプロセッサ１は、特に
制限されないが、プログラムが格納されたＲＯＭ、次に
読み出される命令のアドレスがロードされるプログラム
カウンタ、ＲＯＭから読み出された命令コードをデコー
ドして内部の制御信号を形成する命令デコーダ、アキュ
ームレータやアドレスレジスタのようなレジスタ類、四
則演算や論理演算を行なうＡＬＵ（演算論理ユニット）
およびＩ／Ｏポート等によって構成されている。
制限されないが、プログラムが格納されたＲＯＭ、次に
読み出される命令のアドレスがロードされるプログラム
カウンタ、ＲＯＭから読み出された命令コードをデコー
ドして内部の制御信号を形成する命令デコーダ、アキュ
ームレータやアドレスレジスタのようなレジスタ類、四
則演算や論理演算を行なうＡＬＵ（演算論理ユニット）
およびＩ／Ｏポート等によって構成されている。
【００１５】この実施例では、特に制限されないが、正
確な時計機能を実現するため、第２の発振回路５を構成
するためチップに外付けされた発振子７ａとして、３２
ｋＨｚ（正確には３２．７６８ｋＨｚ）のような比較的
低い周波数で発振する水晶振動子が使用され、この３２
ｋＨｚの原発振信号をカウンタ６で分周することにより
時計用のクロックが得られる。
確な時計機能を実現するため、第２の発振回路５を構成
するためチップに外付けされた発振子７ａとして、３２
ｋＨｚ（正確には３２．７６８ｋＨｚ）のような比較的
低い周波数で発振する水晶振動子が使用され、この３２
ｋＨｚの原発振信号をカウンタ６で分周することにより
時計用のクロックが得られる。
【００１６】一方、主としてシステムの動作クロック信
号を形成する際の基準となるクロックを発生する第１の
発振回路３を構成する発振子７ｂとしては、例えば４０
０ｋＨｚのような高い周波数で発振するセラミック振動
子が使用されている。これによって、時計用クロックよ
りも高い周波数のシステムクロック信号が形成され、マ
イクロプロセッサ等の高速動作が可能にされている。
号を形成する際の基準となるクロックを発生する第１の
発振回路３を構成する発振子７ｂとしては、例えば４０
０ｋＨｚのような高い周波数で発振するセラミック振動
子が使用されている。これによって、時計用クロックよ
りも高い周波数のシステムクロック信号が形成され、マ
イクロプロセッサ等の高速動作が可能にされている。
【００１７】そして、上記マイクロプロセッサ１は、例
えばシステムを間欠動作させるような場合、ホールト命
令を実行することでプログラムによって上記第１の発振
回路３の発振動作を停止させることができるようにされ
ている。そのために、マイクロプロセッサ１から出力さ
れたホールト命令をラッチするラッチ回路８が設けられ
ている。
えばシステムを間欠動作させるような場合、ホールト命
令を実行することでプログラムによって上記第１の発振
回路３の発振動作を停止させることができるようにされ
ている。そのために、マイクロプロセッサ１から出力さ
れたホールト命令をラッチするラッチ回路８が設けられ
ている。
【００１８】このラッチ回路８は、ホールト命令をラッ
チすると発振子７ｂへの電圧の供給を遮断して発振を停
止させるとともに、発振停止後上記カウンタ６から供給
されるタイマ割込み信号によって直ちに発振子７ｂへ電
圧を印加して発振を開始させるようにされている。
チすると発振子７ｂへの電圧の供給を遮断して発振を停
止させるとともに、発振停止後上記カウンタ６から供給
されるタイマ割込み信号によって直ちに発振子７ｂへ電
圧を印加して発振を開始させるようにされている。
【００１９】また、この実施例では、上記カウンタ６か
ら出力されるタイマ割込み信号を、停止中の上記第１の
発振回路３がタイマ割込み信号で再び起動される際に、
発振子７ｂの不安定な時期をやりすごすのに充分な時間
だけ遅延させる遅延回路９が設けられている。
ら出力されるタイマ割込み信号を、停止中の上記第１の
発振回路３がタイマ割込み信号で再び起動される際に、
発振子７ｂの不安定な時期をやりすごすのに充分な時間
だけ遅延させる遅延回路９が設けられている。
【００２０】この遅延回路９は、例えば上記カウンタ６
から上記ラッチ回路８へ供給される起動用クロック信号
Ａと、図２に示すようにこの起動用クロック信号Ａより
も周波数の高い前段の信号Ｂ、Ｃとの論理積をとるＡＮ
Ｄゲート回路およびこのＡＮＤゲートの出力と上記クロ
ック信号Ａとの論理積をとるＡＮＤゲート回路（この出
力の信号をＤとする）等により構成されている。これに
よって、遅延回路９から、図２に示すように、起動用ク
ロック信号Ａの最初の立上りから一周期分遅れた遅延信
号Ｅが出力される。
から上記ラッチ回路８へ供給される起動用クロック信号
Ａと、図２に示すようにこの起動用クロック信号Ａより
も周波数の高い前段の信号Ｂ、Ｃとの論理積をとるＡＮ
Ｄゲート回路およびこのＡＮＤゲートの出力と上記クロ
ック信号Ａとの論理積をとるＡＮＤゲート回路（この出
力の信号をＤとする）等により構成されている。これに
よって、遅延回路９から、図２に示すように、起動用ク
ロック信号Ａの最初の立上りから一周期分遅れた遅延信
号Ｅが出力される。
【００２１】この遅延信号Ｅが前期クロックパルス・ジ
ェネレータ４に供給され、動作されることにより、シス
テム内の各部へ供給される動作クロック信号としてのク
ロックパルスが形成されるようにされている。
ェネレータ４に供給され、動作されることにより、シス
テム内の各部へ供給される動作クロック信号としてのク
ロックパルスが形成されるようにされている。
【００２２】従って、この実施例によれば、マイクロプ
ロセッサ１が休止状態へ移るときは、先ずホールト命令
によって第１の発振回路３の発振動作が停止される。こ
れによって、システム各部へのクロックパルスの供給が
中断されてタイマ回路（第２の発振回路５とカウンタ６
）を除く回路の動作が停止される。ところで、上記各回
路ブロックがＣＭＯＳ（相補型ＭＯＳＦＥＴ）回路で構
成された場合、その消費電流は動作周波数に比例する。 しかるに、上記タイマ回路以外の回路部分は、タイマ回
路に比べて高い周波数のクロックパルスで動作されるた
め、クロックパルスの停止により、システム全体として
の消費電力は大幅に減少される。具体的には、タイマ回
路部での、消費電流が２μＡ程度であるのに対し、第１
の発振回路３およびクロックパルスで動作される回路部
分での消費電流は１ｍＡ程度であるので、発振回路３の
停止により大幅な消費電力の低減が可能になる。
ロセッサ１が休止状態へ移るときは、先ずホールト命令
によって第１の発振回路３の発振動作が停止される。こ
れによって、システム各部へのクロックパルスの供給が
中断されてタイマ回路（第２の発振回路５とカウンタ６
）を除く回路の動作が停止される。ところで、上記各回
路ブロックがＣＭＯＳ（相補型ＭＯＳＦＥＴ）回路で構
成された場合、その消費電流は動作周波数に比例する。 しかるに、上記タイマ回路以外の回路部分は、タイマ回
路に比べて高い周波数のクロックパルスで動作されるた
め、クロックパルスの停止により、システム全体として
の消費電力は大幅に減少される。具体的には、タイマ回
路部での、消費電流が２μＡ程度であるのに対し、第１
の発振回路３およびクロックパルスで動作される回路部
分での消費電流は１ｍＡ程度であるので、発振回路３の
停止により大幅な消費電力の低減が可能になる。
【００２３】しかも、上記実施例では、システムを再起
動させるべくタイマ回路（カウンタ６）から起動用クロ
ック信号Ａが出力されると、第１の発振回路３が直ちに
動作されてその発振信号がクロックパルス・ジェネレー
タ４に供給されるが、クロックパルス・ジェネレータ４
は、それよりも起動用クロック信号一周期分遅れて発生
される遅延信号Ｅによって動作される。そのため、発振
子７ｂの発振開始直後の不安定な時期を経過してから、
クロックパルスが形成され各部へ供給されるようになる
。
動させるべくタイマ回路（カウンタ６）から起動用クロ
ック信号Ａが出力されると、第１の発振回路３が直ちに
動作されてその発振信号がクロックパルス・ジェネレー
タ４に供給されるが、クロックパルス・ジェネレータ４
は、それよりも起動用クロック信号一周期分遅れて発生
される遅延信号Ｅによって動作される。そのため、発振
子７ｂの発振開始直後の不安定な時期を経過してから、
クロックパルスが形成され各部へ供給されるようになる
。
【００２４】その結果、低消費電力化のための発振停止
モードを有するシステムにおいて、発振子の発振開始直
後の異常な発振信号によりＲＡＭ等に誤まって書込み制
御信号が供給されて、内部のデータが破壊される等の事
故を防止することができる。
モードを有するシステムにおいて、発振子の発振開始直
後の異常な発振信号によりＲＡＭ等に誤まって書込み制
御信号が供給されて、内部のデータが破壊される等の事
故を防止することができる。
【００２５】なお、上記実施例では、遅延回路９を、タ
イマ回路（カウンタ６）から供給されるクロックを入力
信号とするゲート回路により構成しているが、これに限
定されるものでなく例えば、タイマ回路から供給される
起動信号の立上りをゆるやかにする時定数回路と、この
時定数回路の出力を入力信号とする論理しきい値電圧の
高いシュミット回路とにより遅延信号を形成するように
してもよい。
イマ回路（カウンタ６）から供給されるクロックを入力
信号とするゲート回路により構成しているが、これに限
定されるものでなく例えば、タイマ回路から供給される
起動信号の立上りをゆるやかにする時定数回路と、この
時定数回路の出力を入力信号とする論理しきい値電圧の
高いシュミット回路とにより遅延信号を形成するように
してもよい。
【００２６】また、上記実施例では、プログラムによっ
てホールト状態を発生させて、発振およびシステムの動
作を停止させているが、外部から供給されるホールト要
求信号を入力する専用の端子をチップに設け、この外部
端子へのホールト要求信号によっても発振およびシステ
ムの動作を停止できるように構成してもよい。
てホールト状態を発生させて、発振およびシステムの動
作を停止させているが、外部から供給されるホールト要
求信号を入力する専用の端子をチップに設け、この外部
端子へのホールト要求信号によっても発振およびシステ
ムの動作を停止できるように構成してもよい。
【００２７】さらに、ホールト状態を解除し、システム
を起動させるタイマ割込み信号も、内部のタイマ回路で
発生させるのではなく、外部から供給できるように構成
することも可能である。
を起動させるタイマ割込み信号も、内部のタイマ回路で
発生させるのではなく、外部から供給できるように構成
することも可能である。
【００２８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ホ
ールト状態で停止中の発振回路を起動させる信号を遅延
させてクロックパルス・ジェネレータに供給する遅延回
路は、前期実施例の構成に限定されるものでなく、種々
の変形例が考えられる。 以上の説明では主として本
発明者によってなされた発明をその背景となった利用分
野である４ビットシングルチップマイコンに適用したも
のについて説明したが、それに限定されるものでなく、
発振回路の停止モードを有し間欠動作を行なうようにさ
れたすべてのシステムに利用できるものである。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ホ
ールト状態で停止中の発振回路を起動させる信号を遅延
させてクロックパルス・ジェネレータに供給する遅延回
路は、前期実施例の構成に限定されるものでなく、種々
の変形例が考えられる。 以上の説明では主として本
発明者によってなされた発明をその背景となった利用分
野である４ビットシングルチップマイコンに適用したも
のについて説明したが、それに限定されるものでなく、
発振回路の停止モードを有し間欠動作を行なうようにさ
れたすべてのシステムに利用できるものである。
【００２９】
【発明の効果】（１）システムの動作クロック信号を形
成する基準となる信号を発生するため高い周波数で発振
する発振子を含む発振回路の他に、低い周波数で発振す
る発振子を含む発振回路を設け、システムの動作停止時
には上記高い周波数の発振子の発振を停止させることで
、消費電力を減少させるとともに、システムの動作を再
開させる割込み信号で直ちに発振子を動作させるように
し、かつこの割込み信号を遅延する遅延回路を設けて、
その遅延信号を動作クロック信号を形成する回路（クロ
ックパルス・ジェネレータ）に供給させて、その動作を
制御するようにしたので、発振子の発振動作開始後一定
時間経過してからシステムの動作クロック信号が形成さ
れるようになるという作用により、発振子の発振開始直
後の異常発振によるデータエラーが防止され、システム
の安定した間欠動作が保証されるという効果がある。
成する基準となる信号を発生するため高い周波数で発振
する発振子を含む発振回路の他に、低い周波数で発振す
る発振子を含む発振回路を設け、システムの動作停止時
には上記高い周波数の発振子の発振を停止させることで
、消費電力を減少させるとともに、システムの動作を再
開させる割込み信号で直ちに発振子を動作させるように
し、かつこの割込み信号を遅延する遅延回路を設けて、
その遅延信号を動作クロック信号を形成する回路（クロ
ックパルス・ジェネレータ）に供給させて、その動作を
制御するようにしたので、発振子の発振動作開始後一定
時間経過してからシステムの動作クロック信号が形成さ
れるようになるという作用により、発振子の発振開始直
後の異常発振によるデータエラーが防止され、システム
の安定した間欠動作が保証されるという効果がある。
【００３０】（２）システムの動作クロック信号を形成
する基準となる信号を発生するため高い周波数で発振す
る発振子を含む発振回路の他に、時計用クロックを発生
するため低い周波数で発振する発振子を含む発振回路を
設け、システムの動作停止時には上記高い周波数の発振
子の発振を停止させるようにしたので、高い周波数で発
振する発振子として安価なセラミック振動子を用いるこ
とができるという作用により、発振子の発振停止モード
を有し間欠動作可能にされたデータ処理システムを安価
に構成することができるという効果がある。
する基準となる信号を発生するため高い周波数で発振す
る発振子を含む発振回路の他に、時計用クロックを発生
するため低い周波数で発振する発振子を含む発振回路を
設け、システムの動作停止時には上記高い周波数の発振
子の発振を停止させるようにしたので、高い周波数で発
振する発振子として安価なセラミック振動子を用いるこ
とができるという作用により、発振子の発振停止モード
を有し間欠動作可能にされたデータ処理システムを安価
に構成することができるという効果がある。
【００３１】
【図１】本発明に係るデータ処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】その遅延回路による信号の形成方法の一例を示
す波形図である。
す波形図である。
１…マイクロプロセッサ、２…ＲＡＭ（ランダム・アク
セス・メモリ） ３…第１発振回路、４…クロック形成回路（クロックパ
ルス・ジェネレータ） ５…第２発振回路、６…カウンタ ７ａ，７ｂ…発振子（水晶振動子、セラミック振動子）
８…ラッチ回路、９…遅延回路
セス・メモリ） ３…第１発振回路、４…クロック形成回路（クロックパ
ルス・ジェネレータ） ５…第２発振回路、６…カウンタ ７ａ，７ｂ…発振子（水晶振動子、セラミック振動子）
８…ラッチ回路、９…遅延回路
Claims (3)
- 【請求項１】少なくとも命令を格納するＲＯＭと、デー
タが記憶されるＲＡＭと、上記ＲＯＭに格納される命令
にしたがって制御を行なうマイクロプロセッサとを単一
の半導体基板上に形成されるマイクロコンピュータにお
いて、発振子を上記マイクロコンピュータの外部に接続
することによって発振回路を形成できる第１の発振回路
と、上記発振子とは別の発振子を上記マイクロコンピュ
ータの外部に接続することによって発振回路を形成でき
る第２の発振回路と、少なくとも第１の発振回路の出力
に基づいて上記マイクロコンピュータの内部のシステム
クロックを供給するクロック回路と、上記第２の発振回
路の出力に基づいて計数を行なうカウンタとを上記マイ
クロコンピュータの内部に具備し、上記第１の発振回路
は上記ＲＯＭに格納される命令に基づいて発振を停止す
る機能を有し、上記第２の発振回路は上記第１の発振回
路が発振を停止している間も発振を継続することが可能
であり、上記カウンタは上記第１の発振回路が発振を停
止している間も計数を継続することが可能であり、上記
クロック回路は上記第１の発振回路が割込み信号によっ
て発振を開始し、発振が安定した後にシステムクロック
を供給するようにされてなることを特徴とするマイクロ
コンピュータ。 - 【請求項２】少なくとも、命令を格納するＲＯＭとデー
タが記憶されるＲＡＭと上記ＲＯＭに格納される命令に
したがって制御を行なうマイクロプロセッサと第１の発
振回路と第２の発振回路と少なくとも第１の発振回路の
出力に基づいて上記マイクロコンピュータの内部のシス
テムクロックを供給するクロック回路と上記第２の発振
回路の出力に基づいて計数を行なうカウンタとを単一の
半導体基板上に形成されるマイクロコンピュータと、少
なくとも、上記マイクロコンピュータの外部に上記第１
の発振回路に接続する第１の発振子と上記第２の発振回
路に接続する第２の発振子とを具備するマイクロコンピ
ュータシステムであって、上記第１の発振回路は上記Ｒ
ＯＭに格納されている発振を停止する命令に基づいて発
振を停止し、上記第２の発振回路は上記第１の発振回路
が発振を停止している間も発振を継続し、上記カウンタ
は上記第１の発振回路が発振を停止している間も計数を
継続し、上記クロック回路は上記第１の発振回路が割込
み信号によって発振を開始し、発振が安定した後にシス
テムクロックを供給するようにされてなるマイクロコン
ピュータシステム。 - 【請求項３】上記第２の発振回路の出力を上記カウンタ
で分周することにより時計用のクロックを形成するよう
にされてなることを特徴とする請求項２に記載のマイク
ロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158546A JPH04348410A (ja) | 1991-06-28 | 1991-06-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158546A JPH04348410A (ja) | 1991-06-28 | 1991-06-28 | マイクロコンピュータ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137183A Division JPH0724006B2 (ja) | 1984-07-04 | 1984-07-04 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348410A true JPH04348410A (ja) | 1992-12-03 |
Family
ID=15674073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158546A Pending JPH04348410A (ja) | 1991-06-28 | 1991-06-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348410A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737588A (en) * | 1994-07-07 | 1998-04-07 | Nippondenso Co., Ltd. | Driving circuit for a microcomputer that enables sleep control using a small-scale timer |
| US6084441A (en) * | 1996-07-30 | 2000-07-04 | Nec Corporation | Apparatus for and method of processing data |
| JP2001272087A (ja) * | 2000-03-29 | 2001-10-05 | Daikin Ind Ltd | 冷凍装置 |
| US6986070B2 (en) | 2000-12-28 | 2006-01-10 | Denso Corporation | Microcomputer that cooperates with an external apparatus to be driven by a drive signal |
| US7263120B2 (en) | 2002-08-27 | 2007-08-28 | Oki Electric Industry Co., Ltd. | Semiconductor device to reduce power individually to each circuit |
| JP2010176276A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | 電子回路 |
| JP2014166195A (ja) * | 2013-02-28 | 2014-09-11 | Sankyo Co Ltd | 遊技機 |
| JP2016081365A (ja) * | 2014-10-20 | 2016-05-16 | カシオ計算機株式会社 | 電子機器及びその制御方法、制御プログラム |
-
1991
- 1991-06-28 JP JP3158546A patent/JPH04348410A/ja active Pending
Cited By (9)
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| TWI409613B (zh) * | 2009-01-28 | 2013-09-21 | Sanyo Electric Co | 微電腦的電子電路 |
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