JPH0221490A - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
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- JPH0221490A JPH0221490A JP63169866A JP16986688A JPH0221490A JP H0221490 A JPH0221490 A JP H0221490A JP 63169866 A JP63169866 A JP 63169866A JP 16986688 A JP16986688 A JP 16986688A JP H0221490 A JPH0221490 A JP H0221490A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、列アドレスストローブ信号ＣＡＳが例えば高
レベルから低レベルに変化した後、行アドレスストロー
ブ信号ＲＡＳを高レベルから低レベルにして内部で発生
された内部アドレス信号によりメモリをリフレッシュす
る機能（以下、ＣＢＲリフレシュ機能という）を有する
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭという）、特に外部アドレス信号と内部アドレス
信号の切換え機能を持つ行プリデコーダを内蔵したＤＲ
ＡＭに関するものである。
レベルから低レベルに変化した後、行アドレスストロー
ブ信号ＲＡＳを高レベルから低レベルにして内部で発生
された内部アドレス信号によりメモリをリフレッシュす
る機能（以下、ＣＢＲリフレシュ機能という）を有する
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭという）、特に外部アドレス信号と内部アドレス
信号の切換え機能を持つ行プリデコーダを内蔵したＤＲ
ＡＭに関するものである。
（従来の技術）
従来、この種の技術としては、例えば第２図〜第５図の
ようなものがあった。以下、その構成を図を用いて説明
する。
ようなものがあった。以下、その構成を図を用いて説明
する。
第２図は従来のＤＲＡＭの一構成例を示す概略構成図で
ある。
ある。
このＤＲ，ＡＭは、複数のメモリセル及びセンスアンプ
を有するメモリセルマトリクス１を備え、そのメモリセ
ルマトリクス１には行選択用の行アドレスデコーダ２、
列選択用の列アドレスデコーダ３、及び図示しない入出
力回路等が接続されている。
を有するメモリセルマトリクス１を備え、そのメモリセ
ルマトリクス１には行選択用の行アドレスデコーダ２、
列選択用の列アドレスデコーダ３、及び図示しない入出
力回路等が接続されている。
また、ＣＢＲ刀フシフレシュ用部アドレス信号ＡＯ〜Ａ
Ｎを出力するカウンタ４、行アドレスバッファ５、及び
列アドレスバッファ６が設けられ、その行アドレスバッ
ファ５が行プリデコーダ７を介して行アドレスデコーダ
２に接続されると共に、列アドレスバッフ７６が列プリ
デコーダ８を介して列アドレスデコーダ３に接続されて
いる。行アドレスバッファ５には、第１の制御回路であ
る行アドレスストローブ制御回路（以下、ＲＡＳ制御回
路という）９、及び第２の制御回路であるＣＢＲ制御回
路１０も接続されている。
Ｎを出力するカウンタ４、行アドレスバッファ５、及び
列アドレスバッファ６が設けられ、その行アドレスバッ
ファ５が行プリデコーダ７を介して行アドレスデコーダ
２に接続されると共に、列アドレスバッフ７６が列プリ
デコーダ８を介して列アドレスデコーダ３に接続されて
いる。行アドレスバッファ５には、第１の制御回路であ
る行アドレスストローブ制御回路（以下、ＲＡＳ制御回
路という）９、及び第２の制御回路であるＣＢＲ制御回
路１０も接続されている。
ＲＡＳ制御回路９は行アドレスストローブ信号ＲＡＳを
入力してアドレスバッファイネーブル信号ＡＢＥ及び反
転行アドレスストローブ信号ＲＡＳを出力する回路、Ｃ
ＢＲ制御回路１０は列アドレスストローブ信号ＣＡＳ及
び反転行アドレスストローブ信号ＲＡＳを入力してアド
レス切換え用の信号ＣＢＲを出力する回路である。行ア
ドレスバッファ５は、信号ＡＢＥにより活性化され、信
号ＣＢＲにより、外部アドレス信号ＡＤＯ〜ＡＤＨまた
はカウンタ４から出力される内部アドレス信号ＡＯ〜Ａ
Ｎのいずれか一方を入力し、行アドレス信号ＲＡＯ〜Ｒ
ＡＮを出力する回路である。行プリデコーダ７は、行ア
ドレス信号ＲＡＯ〜ＲＡＮを解読して行プリデコードア
ドレス信号ＲＰＯ〜ＲＰＭを行アドレスデコーダ２へ出
力する機能を有している。一方、列アドレスバッファ６
は、信号ＣＡＳにより外部アドレス信号ＡＤＯ〜ＡＤＮ
から列アドレス信号ＣＡＯ〜ＣＡＮを取込む回路である
。列プリデコーダ８は、列アドレス信号ＣＡＯ〜ＣＡＮ
を解読し、列プリデコードアドレス信号ＣＰＯ〜ＣＰＭ
を列アドレスデコーダ３へ出力する回路で゛ある。
入力してアドレスバッファイネーブル信号ＡＢＥ及び反
転行アドレスストローブ信号ＲＡＳを出力する回路、Ｃ
ＢＲ制御回路１０は列アドレスストローブ信号ＣＡＳ及
び反転行アドレスストローブ信号ＲＡＳを入力してアド
レス切換え用の信号ＣＢＲを出力する回路である。行ア
ドレスバッファ５は、信号ＡＢＥにより活性化され、信
号ＣＢＲにより、外部アドレス信号ＡＤＯ〜ＡＤＨまた
はカウンタ４から出力される内部アドレス信号ＡＯ〜Ａ
Ｎのいずれか一方を入力し、行アドレス信号ＲＡＯ〜Ｒ
ＡＮを出力する回路である。行プリデコーダ７は、行ア
ドレス信号ＲＡＯ〜ＲＡＮを解読して行プリデコードア
ドレス信号ＲＰＯ〜ＲＰＭを行アドレスデコーダ２へ出
力する機能を有している。一方、列アドレスバッファ６
は、信号ＣＡＳにより外部アドレス信号ＡＤＯ〜ＡＤＮ
から列アドレス信号ＣＡＯ〜ＣＡＮを取込む回路である
。列プリデコーダ８は、列アドレス信号ＣＡＯ〜ＣＡＮ
を解読し、列プリデコードアドレス信号ＣＰＯ〜ＣＰＭ
を列アドレスデコーダ３へ出力する回路で゛ある。
第３図は、第２図中の行アドレスバッファ５の構成図で
ある。
ある。
この行アドレスバッファ５は、信号ＣＢＲのＩＩ Ｌ
１１で外部アドレス信号ＡＤＯ〜ＡＤＨを入力し、信号
ＣＢＲのＩＩ Ｈ＋＋でカウンタ４がらの内部アドレス
信号ＡＯ〜ＡＮを入力するスイッチ手段１１を有し、そ
のスイッチ手段１１の出力側に、信号ＡＢＥのｌｌ Ｈ
＋＋で活性化されて行アドレス信号ＲＡＯ〜Ｒ，Ａ Ｎ
を出力するバッファ回路１２が接続されている。
１１で外部アドレス信号ＡＤＯ〜ＡＤＨを入力し、信号
ＣＢＲのＩＩ Ｈ＋＋でカウンタ４がらの内部アドレス
信号ＡＯ〜ＡＮを入力するスイッチ手段１１を有し、そ
のスイッチ手段１１の出力側に、信号ＡＢＥのｌｌ Ｈ
＋＋で活性化されて行アドレス信号ＲＡＯ〜Ｒ，Ａ Ｎ
を出力するバッファ回路１２が接続されている。
第４図は、第２図中のＣＢＲ制御回＃１１０の一構成例
を示す回路図である。
を示す回路図である。
このＣＢＲ制御回路１０は、ＭＯＳレベルの信号ＲＡＳ
を反転するインバータ２０と、そのインバータ２０の出
力及びＴＴＬレベル（トランジスタ・トランジスタ・ロ
ジックレベル）の信号ＣＡＳの否定論理積をとるナント
ゲート（以下、ＮＡＮＤゲートという）２１とを備えて
いる。
を反転するインバータ２０と、そのインバータ２０の出
力及びＴＴＬレベル（トランジスタ・トランジスタ・ロ
ジックレベル）の信号ＣＡＳの否定論理積をとるナント
ゲート（以下、ＮＡＮＤゲートという）２１とを備えて
いる。
ＮＡＮＤゲート２１の出力側には、２個のＮＡＮＤゲー
ト２２ａ、２２ｂからなるセット・リセット型のフリッ
プフロップ回路（以下、ＦＦ回路という）２２が接続さ
れ、そのＦＦ回路２２の出力側に、信号ＣＢＲ出力用の
インバータ２３が接続されている。
ト２２ａ、２２ｂからなるセット・リセット型のフリッ
プフロップ回路（以下、ＦＦ回路という）２２が接続さ
れ、そのＦＦ回路２２の出力側に、信号ＣＢＲ出力用の
インバータ２３が接続されている。
第５図は、第４図中のＮＡＮＤゲート２２の−構成例を
示す回路図である。
示す回路図である。
このＮＡＮＤゲート２２は、２個のＰチャネルＭＱＳト
ランジスタ（以下、ＰＭＯ８という）３１．３２、及び
２個のＮチャネルＩＩＴ’１Ｏ８）−ランジスタ３３，
３４で構成されている。信号ＣＡＳがＰＭＯ８３１及び
ＮＭＯ８３３の各ゲートに接続されると共に、インバー
タ２１の出力１則がＰＭＯ８３２及びＮＭＯ８３４の各
ゲー１−に接続されている。ＰＭＯ３３１，３２は電源
電位Ｖｃｃと出力ノードＮとの間に並列接続され、その
出力ノードＮとアースとの間にＮＭＯ８３３，３４が直
列接続されている。信号ＣＡＳ及びインバータ２１の出
力が“Ｈ”の時、ＰＭＯ３３１，３２がオフ、ＮＭＯ３
３３，３４がオンして出力ノードＮがＬ′′となる。信
号ＣＡＳ及びインバータ２４の出力が“Ｈ″及びＩＩ
Ｌ ＋＋、またはＩ Ｌ ｌ”及び゛”Ｌ”の時は出力
ノードＮが“Ｈ”となる。
ランジスタ（以下、ＰＭＯ８という）３１．３２、及び
２個のＮチャネルＩＩＴ’１Ｏ８）−ランジスタ３３，
３４で構成されている。信号ＣＡＳがＰＭＯ８３１及び
ＮＭＯ８３３の各ゲートに接続されると共に、インバー
タ２１の出力１則がＰＭＯ８３２及びＮＭＯ８３４の各
ゲー１−に接続されている。ＰＭＯ３３１，３２は電源
電位Ｖｃｃと出力ノードＮとの間に並列接続され、その
出力ノードＮとアースとの間にＮＭＯ８３３，３４が直
列接続されている。信号ＣＡＳ及びインバータ２１の出
力が“Ｈ”の時、ＰＭＯ３３１，３２がオフ、ＮＭＯ３
３３，３４がオンして出力ノードＮがＬ′′となる。信
号ＣＡＳ及びインバータ２４の出力が“Ｈ″及びＩＩ
Ｌ ＋＋、またはＩ Ｌ ｌ”及び゛”Ｌ”の時は出力
ノードＮが“Ｈ”となる。
以上のように構成されるＤＲＡＭの動作を説明する。
第２図において読出し動作を行うには、行アドレススト
ローブ信号ＲＡＳによりＲＡＳ制御回路９から１１８
＋＋のアドレスバッファイネーブル信号ＡＢＥが出力さ
れると共に、列アドレスストローブ信号ＣＡＳによりＣ
ＢＲ制御回Ｈ＠ １０が“Ｌ”の信号ＣＢＲが出力され
る。すると、第３図の行アドレスバッファ５において、
スイッチ手段１１が信号ＣＢＲの１１ Ｌ ＋＋により
外部アドレス信号ＡＤＯ〜ＡＤＮ側に入り、その外部ア
ドレス信号ＡＤＯ〜ＡＤＮがスイッチ手段１１を通して
バッファ回路１２に供給される。バッファ回Ｂ１２は信
号ＡＢＥのＩＩ Ｈ＋＋により活性化され、外部アドレ
ス信号ＡＤＯ〜ＡＤＮから行アドレス信号ＲＡＯ〜ＲＡ
Ｓのみを取込む。取込まれた行アドレス信号ＲＡＯ〜Ｒ
ＡＮは、行プリデコーダ７で解読されて行プリデコーダ
アドレス信号ＲＰＯ〜ＲＰＭとなり、さらにその信号Ｒ
ＰＯ〜ＲＰＭが行アドレスデコーダ２で解読されてメモ
リセルマトリクス１の行方向が選択される。
ローブ信号ＲＡＳによりＲＡＳ制御回路９から１１８
＋＋のアドレスバッファイネーブル信号ＡＢＥが出力さ
れると共に、列アドレスストローブ信号ＣＡＳによりＣ
ＢＲ制御回Ｈ＠ １０が“Ｌ”の信号ＣＢＲが出力され
る。すると、第３図の行アドレスバッファ５において、
スイッチ手段１１が信号ＣＢＲの１１ Ｌ ＋＋により
外部アドレス信号ＡＤＯ〜ＡＤＮ側に入り、その外部ア
ドレス信号ＡＤＯ〜ＡＤＮがスイッチ手段１１を通して
バッファ回路１２に供給される。バッファ回Ｂ１２は信
号ＡＢＥのＩＩ Ｈ＋＋により活性化され、外部アドレ
ス信号ＡＤＯ〜ＡＤＮから行アドレス信号ＲＡＯ〜ＲＡ
Ｓのみを取込む。取込まれた行アドレス信号ＲＡＯ〜Ｒ
ＡＮは、行プリデコーダ７で解読されて行プリデコーダ
アドレス信号ＲＰＯ〜ＲＰＭとなり、さらにその信号Ｒ
ＰＯ〜ＲＰＭが行アドレスデコーダ２で解読されてメモ
リセルマトリクス１の行方向が選択される。
一方、第２図の列アドレスバッファ６は列アドレススト
ローブ信号ＣＡＳにより、外部アドレス信号ＡＤＯ〜Ａ
ＤＮから列アドレス信号ＣＡＯ〜ＣＡＮのみを取込む。
ローブ信号ＣＡＳにより、外部アドレス信号ＡＤＯ〜Ａ
ＤＮから列アドレス信号ＣＡＯ〜ＣＡＮのみを取込む。
取込まれた列アドレス信号ＣＡＯ〜ＣＡＮは、列プリデ
コーダ８で解読されて列プリデコードアドレス信号ＣＰ
Ｏ〜ＣＰＭとなり、さらにその信号ＣＰＯ〜ＣＰＭが列
アドレスデコーダ３で解読されてメモリセルマトリクス
１の列方向が選択される。メモリセルマトリクス１にお
いて選択されたメモリセルのデータは、図示しないセン
スアンプで検出、増幅された後、入出力回路等を通して
読出しデータとして出力される。
コーダ８で解読されて列プリデコードアドレス信号ＣＰ
Ｏ〜ＣＰＭとなり、さらにその信号ＣＰＯ〜ＣＰＭが列
アドレスデコーダ３で解読されてメモリセルマトリクス
１の列方向が選択される。メモリセルマトリクス１にお
いて選択されたメモリセルのデータは、図示しないセン
スアンプで検出、増幅された後、入出力回路等を通して
読出しデータとして出力される。
データを書込む場合は、前記と同様に、メモリセルマト
リクス１の行方向と列方向を選択した後、その選択され
たメモリセルへ外部のデータを書込めばよい。
リクス１の行方向と列方向を選択した後、その選択され
たメモリセルへ外部のデータを書込めばよい。
次に、第６図を参照しつつＣＢＲリフレシュ動作を説明
する。なお、第６図は第３図のタイムチャーｌ−である
。
する。なお、第６図は第３図のタイムチャーｌ−である
。
行アドレスストローブ信号ＲＡＳが“Ｈ°′のスタンバ
イモードにおいて、列アドレスストローブ信号ＣＡＳが
ＩＩ ＨＩＩからｉｔ Ｌ ＋＋に立下がった後、行ア
ドレスストローブ信号ＲＡＳが“′Ｈ°゛からＩＩ Ｌ
ＩＩに立下がってＣＢＲリフレシュモードになると、
第２図及び第４図のＣＢＲ制御回路１０は′“Ｈｌｌの
信号ＣＢＲを出力し、第３図における行アドレスバツフ
ア５中のスイッチ手段１１を内部アドレス信号ＡＯ〜Ａ
Ｎ側に切換える。次いで、ＲＡＳ制御回路９は“Ｈ”の
信号ＡＢＥを出力し、行アドレスバツフア５中のバッフ
ァ回路１２を活性化する。バッファ回路１２は、カウン
タ４から出力される内部アドレス信号ＡＯ〜ＡＮに基づ
き、所定時間後に行アドレス信号ＲＡＯ〜ＲＡＳを出力
する。この行アドレス信号ＲＡＯ〜ＲＡＮにより、行プ
リデコーダ７及び行アドレスデコーダ２を通してメモリ
セルマトリクス１中のセンスアンプが活性化され、メモ
リセルが順次リフレッシュされていく。
イモードにおいて、列アドレスストローブ信号ＣＡＳが
ＩＩ ＨＩＩからｉｔ Ｌ ＋＋に立下がった後、行ア
ドレスストローブ信号ＲＡＳが“′Ｈ°゛からＩＩ Ｌ
ＩＩに立下がってＣＢＲリフレシュモードになると、
第２図及び第４図のＣＢＲ制御回路１０は′“Ｈｌｌの
信号ＣＢＲを出力し、第３図における行アドレスバツフ
ア５中のスイッチ手段１１を内部アドレス信号ＡＯ〜Ａ
Ｎ側に切換える。次いで、ＲＡＳ制御回路９は“Ｈ”の
信号ＡＢＥを出力し、行アドレスバツフア５中のバッフ
ァ回路１２を活性化する。バッファ回路１２は、カウン
タ４から出力される内部アドレス信号ＡＯ〜ＡＮに基づ
き、所定時間後に行アドレス信号ＲＡＯ〜ＲＡＳを出力
する。この行アドレス信号ＲＡＯ〜ＲＡＮにより、行プ
リデコーダ７及び行アドレスデコーダ２を通してメモリ
セルマトリクス１中のセンスアンプが活性化され、メモ
リセルが順次リフレッシュされていく。
このＣＢＲリフレシュ時において、第３図のバッファ回
路１２は信号ＡＢＥの“Ｈ”により活性かされるが、そ
の活性化時に内部アドレス入力であるか、外部アドレス
入力であるかが決まっていなければ、誤動作の原因とな
る。そのため、スイッチ手段１１を切換えるための信号
ＣＢＲは、少なくともバッファ回路１２が活性化される
前にＩＩ Ｈ＋＋となるようにＣＢＲ制御回路１０の動
作速度が設定される。
路１２は信号ＡＢＥの“Ｈ”により活性かされるが、そ
の活性化時に内部アドレス入力であるか、外部アドレス
入力であるかが決まっていなければ、誤動作の原因とな
る。そのため、スイッチ手段１１を切換えるための信号
ＣＢＲは、少なくともバッファ回路１２が活性化される
前にＩＩ Ｈ＋＋となるようにＣＢＲ制御回路１０の動
作速度が設定される。
（発明が解決しようとする課題）
しかしながら、上記構成のＤＲＡＭでは、次のような課
題があった。
題があった。
アドレス切換え用の信号ＣＢＲを出力するＣＢＲ制御回
路１０は、第４図及び第５図に示すように、スタンバイ
時（待機時）においてＴＴＬレベルの列アドレスストロ
ーブ信号ＣＡＳ、及びＭＯＳレベルの反転性アドレスス
１〜ローブ信号ＲＡＳが入力されると、入力段のＮＡＮ
Ｄゲート２２におけるＮＭＯ８３３，３４に例えば３０
０μＡ程度の電流■が流れるので、スタンバイ時におい
ても電力を消費する。その上、ＣＢＲ制御回路１０は信
号ＡＢＥよりも速く信号ＣＢＲを゛トＩｌ＋にしなけれ
ばならないので、例えば入力段のＮＡＮＤゲート２２に
おけるＭＯＳトランジスタのディメンションを大きくし
て動作速度を向上させることが必要となる。ところが、
ＭＯＳトランジスタのディメンションが大きくなると、
スタンバイ時の消費電力が増える。逆にスタンバイ時の
電力消費量を減らそうとすると、信号ＣＢＲの出力動作
が遅くなり、外部アドレス入力と内部アドレス入力の切
換えがバッファ回路１２の動作開始に間にあわなくなっ
て誤動作するおそれがある。従って、ＣＢＲ制御回路１
０においてスタンバイ時の電力消費を少なくしつつ動作
速度を速くすることが困難であった。
路１０は、第４図及び第５図に示すように、スタンバイ
時（待機時）においてＴＴＬレベルの列アドレスストロ
ーブ信号ＣＡＳ、及びＭＯＳレベルの反転性アドレスス
１〜ローブ信号ＲＡＳが入力されると、入力段のＮＡＮ
Ｄゲート２２におけるＮＭＯ８３３，３４に例えば３０
０μＡ程度の電流■が流れるので、スタンバイ時におい
ても電力を消費する。その上、ＣＢＲ制御回路１０は信
号ＡＢＥよりも速く信号ＣＢＲを゛トＩｌ＋にしなけれ
ばならないので、例えば入力段のＮＡＮＤゲート２２に
おけるＭＯＳトランジスタのディメンションを大きくし
て動作速度を向上させることが必要となる。ところが、
ＭＯＳトランジスタのディメンションが大きくなると、
スタンバイ時の消費電力が増える。逆にスタンバイ時の
電力消費量を減らそうとすると、信号ＣＢＲの出力動作
が遅くなり、外部アドレス入力と内部アドレス入力の切
換えがバッファ回路１２の動作開始に間にあわなくなっ
て誤動作するおそれがある。従って、ＣＢＲ制御回路１
０においてスタンバイ時の電力消費を少なくしつつ動作
速度を速くすることが困難であった。
本発明は前記従来技術が持っていた問題点として、ＣＢ
Ｒ制御回路におけるスタンバイ時の消費電力が大きい点
について解決したＤＲＡＭを提供するものである。
Ｒ制御回路におけるスタンバイ時の消費電力が大きい点
について解決したＤＲＡＭを提供するものである。
（課題を解決するための手段）
前記課題を解決するために、請求項１の発明では、アド
レスバッファイネーブル信号を出力する第１の制御回路
、アドレス切換え用の信号を出力する第２の制御回路、
行アドレスバッファ、行プリデコーダ、及び行アドレス
デコーダ等を備えたＣＢＲリフレシュ機能をもつＤＲＡ
Ｍにおいて、前記行アドレスバッファは、前記外部アド
レス信号が入力された後に前記アドレスバッファイネー
ブル信号により活性化され、所定時間後に外部行アドレ
ス信号を出力する回ＢｙＩ成にする。さらに前記行プリ
デコーダは、前記アドレス切換え用の信号により前記外
部行アドレス信号または内部アドレス信号のいずれか一
方を切換え入力するスイッチ手段と、このスイッチ手段
により入力された信号を解読して行プリデコードアドレ
ス信号を出力するデコード回路とで構成したもので゛あ
る。
レスバッファイネーブル信号を出力する第１の制御回路
、アドレス切換え用の信号を出力する第２の制御回路、
行アドレスバッファ、行プリデコーダ、及び行アドレス
デコーダ等を備えたＣＢＲリフレシュ機能をもつＤＲＡ
Ｍにおいて、前記行アドレスバッファは、前記外部アド
レス信号が入力された後に前記アドレスバッファイネー
ブル信号により活性化され、所定時間後に外部行アドレ
ス信号を出力する回ＢｙＩ成にする。さらに前記行プリ
デコーダは、前記アドレス切換え用の信号により前記外
部行アドレス信号または内部アドレス信号のいずれか一
方を切換え入力するスイッチ手段と、このスイッチ手段
により入力された信号を解読して行プリデコードアドレ
ス信号を出力するデコード回路とで構成したもので゛あ
る。
また請求項２の発明では、前記行プリデコーダを、前記
行アドレスバッファから出力される外部行アドレス信号
を解読する第１のデコード回路と、前記内部アドレス信
号を解読する第２のデコード回路と、前記アドレス切換
え用の信号により前記第１または第２のデコード回路の
出力を切換え出力するスイッチ手段とで構成したもので
ある。
行アドレスバッファから出力される外部行アドレス信号
を解読する第１のデコード回路と、前記内部アドレス信
号を解読する第２のデコード回路と、前記アドレス切換
え用の信号により前記第１または第２のデコード回路の
出力を切換え出力するスイッチ手段とで構成したもので
ある。
（作用）
請求項１の発明では、以上のようにＤＲＡＭを構成した
ので、行プリデコーダ中のスイッチ手段は、内部アドレ
ス信号が入力される直前にアドレス切換え用の信号を受
信して切換え動作を行えばよいので、第１の制御回路か
ら出力されるアドレスバッファイネーブル信号の動作速
度に対して、第２の制御回路の動作速度に余裕を持たせ
る働きをする。請求項２の発明のスイッチ手段も同様の
働きをする。従って前記課題を解決できるのである。
ので、行プリデコーダ中のスイッチ手段は、内部アドレ
ス信号が入力される直前にアドレス切換え用の信号を受
信して切換え動作を行えばよいので、第１の制御回路か
ら出力されるアドレスバッファイネーブル信号の動作速
度に対して、第２の制御回路の動作速度に余裕を持たせ
る働きをする。請求項２の発明のスイッチ手段も同様の
働きをする。従って前記課題を解決できるのである。
（実施例）
第１図は本発明の第１の実施例を示すＤＲＡＭにおける
行アドレスバッファ及び行プリデコーダの構成図である
。
行アドレスバッファ及び行プリデコーダの構成図である
。
この行アドレスバッファ５０及び行プリデコーダ７０は
、第２図のＤＲＡＭにおいて行アドレスバッファ５及び
行プリデコーダ７に代えて設けられる回路である。
、第２図のＤＲＡＭにおいて行アドレスバッファ５及び
行プリデコーダ７に代えて設けられる回路である。
行アドレスバッファ５０は、アドレス信号数に対応して
複数個（Ｎ＋１＞設けられるので、外部アドレス信号Ａ
ＤＯ〜ＡＤＮを入力し、第２図のＲＡＳ制御回路９から
出力されるアドレスバッファイネーブル信号ＡＢＥの“
Ｈ”により活性化されて所定時間後に外部行アドレス信
号Ｒ，ＡＤＯ〜ＲＡＤＮを出力する回路である。この回
路の出力側に接続される複数個（Ｎ＋１）の行プリデコ
ーダ７０は、スイッチ手段７１と、デコード回路７２と
でそれぞれ構成されている。スイッチ手段７１は、外部
行アドレス信号ＲＡＤＯ〜ＲＡＤＮ、または第２図のカ
ウンタ４から出力される内部アドレス信号ＡＯ〜ＡＮの
うちのいずれか一方を、第２図のＣＢＲ制御回路１０か
ら出力されるアドレス切換え用の信号ＣＢＲによって切
換え入力する機能を有し、トランスファゲート等で構成
されている。デコード回路７０は、スイッチ手段７１か
らの信号を解読して行プリデコードアドレス信号ＲＰＯ
〜ＲＰＩＶＩを生成し、それを第２図の行アドレスデコ
ーダ２へ供給する機能を有し、ＮＡＮＤゲートやノアゲ
ート（以下、ＮＯＲゲートという）等の論理回路で構成
されている。
複数個（Ｎ＋１＞設けられるので、外部アドレス信号Ａ
ＤＯ〜ＡＤＮを入力し、第２図のＲＡＳ制御回路９から
出力されるアドレスバッファイネーブル信号ＡＢＥの“
Ｈ”により活性化されて所定時間後に外部行アドレス信
号Ｒ，ＡＤＯ〜ＲＡＤＮを出力する回路である。この回
路の出力側に接続される複数個（Ｎ＋１）の行プリデコ
ーダ７０は、スイッチ手段７１と、デコード回路７２と
でそれぞれ構成されている。スイッチ手段７１は、外部
行アドレス信号ＲＡＤＯ〜ＲＡＤＮ、または第２図のカ
ウンタ４から出力される内部アドレス信号ＡＯ〜ＡＮの
うちのいずれか一方を、第２図のＣＢＲ制御回路１０か
ら出力されるアドレス切換え用の信号ＣＢＲによって切
換え入力する機能を有し、トランスファゲート等で構成
されている。デコード回路７０は、スイッチ手段７１か
らの信号を解読して行プリデコードアドレス信号ＲＰＯ
〜ＲＰＩＶＩを生成し、それを第２図の行アドレスデコ
ーダ２へ供給する機能を有し、ＮＡＮＤゲートやノアゲ
ート（以下、ＮＯＲゲートという）等の論理回路で構成
されている。
第７図は第１図のタイムチャートであり、この図を参照
しつつＣＢＲリフレシュ動作を説明する。
しつつＣＢＲリフレシュ動作を説明する。
行アドレススｌ−ローブ信号ＲＡＳ及び列アドレススト
ローブ信号ＣＡＳが゛トＩ”のスタンバイモードでは、
第２図のＲＡＳ制御回路９がら出力されるアドレスバッ
ファイネーブル信号ＡＢＥ及び反転行アドレスストロー
ブ信号ＲＡＳが“ｔ、＋＋であるため、第１図の行アド
レスバッフｒ５０は不活性状態である。また第２図のＣ
ＢＲ制御回路１０は、信号ＣＡＳがｌＩ ＨＩＩ及び玉
ＡＳがＩＩ Ｌ ＩＩであるため、第４図に示すように
、ＮＡＮＤゲート２２の出力が“Ｌ”、ＦＦ回路２３の
出力が元の状態（＝ ”Ｈ” ）であり、それがインバ
ータ２４で反転されてアドレス切換え用の信号ＣＢＲが
“Ｌ′°となる。信号ＣＢＲが“Ｌｌ＋の時は、第１図
のスイッチ手段７１が行アドレスバッファ５０の出力側
に接続されている。列アドレスストローブ信号ＣＡＳが
“Ｈ′°からＩＩ Ｌ ＩＩに立下がると、第２図及び
第４図のＣＢＲ制御回路１０では、ＮＡＮＤゲート２２
の出力が“Ｈ”、ＦＦ回路２３の出力がＬ′°となるた
め、後述するＣＢＲリフレシュモード期間においてイン
バータ２４の出力信号ＣＢＲがＨ＋＋に立上がり、第１
図のスイッチ手段７１が第２図のカウンタ４の出力側に
切換わる。
ローブ信号ＣＡＳが゛トＩ”のスタンバイモードでは、
第２図のＲＡＳ制御回路９がら出力されるアドレスバッ
ファイネーブル信号ＡＢＥ及び反転行アドレスストロー
ブ信号ＲＡＳが“ｔ、＋＋であるため、第１図の行アド
レスバッフｒ５０は不活性状態である。また第２図のＣ
ＢＲ制御回路１０は、信号ＣＡＳがｌＩ ＨＩＩ及び玉
ＡＳがＩＩ Ｌ ＩＩであるため、第４図に示すように
、ＮＡＮＤゲート２２の出力が“Ｌ”、ＦＦ回路２３の
出力が元の状態（＝ ”Ｈ” ）であり、それがインバ
ータ２４で反転されてアドレス切換え用の信号ＣＢＲが
“Ｌ′°となる。信号ＣＢＲが“Ｌｌ＋の時は、第１図
のスイッチ手段７１が行アドレスバッファ５０の出力側
に接続されている。列アドレスストローブ信号ＣＡＳが
“Ｈ′°からＩＩ Ｌ ＩＩに立下がると、第２図及び
第４図のＣＢＲ制御回路１０では、ＮＡＮＤゲート２２
の出力が“Ｈ”、ＦＦ回路２３の出力がＬ′°となるた
め、後述するＣＢＲリフレシュモード期間においてイン
バータ２４の出力信号ＣＢＲがＨ＋＋に立上がり、第１
図のスイッチ手段７１が第２図のカウンタ４の出力側に
切換わる。
列アドレスストローブ信号ＲＡＳが１１８ ＋＋からＩ
Ｉ Ｌ ＋＋に立下がってＣＢＲリフシッシュモードに
なると、第２図のＲＡＳ制御回路９がら出力されるアド
レスバッファイネーブル信号ＡＢＥがＨ”ニ立上カリ、
続いて反転行アドレスストローブ信号ＲＡＳもＩＩ Ｈ
＋＋に立上がる。第１図の行アドレスバッファ５０は、
外部アドレス信号ＡＤＯ〜ＡＤＮが入力された後、信号
ＡＢＥの“Ｈｌｌにより活性化され、所定時間後に外部
行アドレス信号Ｒ，ＡＤＯ〜ＲＡＤＮを出力する。行プ
リデコーダ７０では、外部行アドレス信号ＲＡＤＯ〜Ｒ
ＡＤＮを受信する前に、スイッチ手段７１がカウンタ４
の出力１則に切換えられているため、そのカウンタ４か
ら出力される内部アドレス信号ＡＯ〜ＡＮをデコード回
路７２で解読し、行プリデコードアドレス信号ＲＰＯ〜
ＲＰＭを第２図の行アドレスデコーダ２へ出力する。す
ると行アドレスデコーダ２は、行プリデコードアドレス
信号ＲＰＯ〜ＲＰＭを解読してメモリセルマトリクス１
の行方向を選択し、メモリセルを順次リフレシュしてい
く。
Ｉ Ｌ ＋＋に立下がってＣＢＲリフシッシュモードに
なると、第２図のＲＡＳ制御回路９がら出力されるアド
レスバッファイネーブル信号ＡＢＥがＨ”ニ立上カリ、
続いて反転行アドレスストローブ信号ＲＡＳもＩＩ Ｈ
＋＋に立上がる。第１図の行アドレスバッファ５０は、
外部アドレス信号ＡＤＯ〜ＡＤＮが入力された後、信号
ＡＢＥの“Ｈｌｌにより活性化され、所定時間後に外部
行アドレス信号Ｒ，ＡＤＯ〜ＲＡＤＮを出力する。行プ
リデコーダ７０では、外部行アドレス信号ＲＡＤＯ〜Ｒ
ＡＤＮを受信する前に、スイッチ手段７１がカウンタ４
の出力１則に切換えられているため、そのカウンタ４か
ら出力される内部アドレス信号ＡＯ〜ＡＮをデコード回
路７２で解読し、行プリデコードアドレス信号ＲＰＯ〜
ＲＰＭを第２図の行アドレスデコーダ２へ出力する。す
ると行アドレスデコーダ２は、行プリデコードアドレス
信号ＲＰＯ〜ＲＰＭを解読してメモリセルマトリクス１
の行方向を選択し、メモリセルを順次リフレシュしてい
く。
行アドレスストローブ信号ＲＡＳ及び列アドレスストロ
ーブ信号ＣＡＳが“Ｌ”がら′”Ｈ”に立上がってスタ
ンバイモードになると、第２図のＲＡＳ制御回路９から
出力される反転行アドレスストローブ信号ＲＡＳ及びア
ドレスバッファイネーブル信号ＡＢＥが゛トＩ′°がら
ＩＩ Ｌ ＋＋に立下がり、続いてＣＢＲ制御回路１０
がら出力されるアドレス切換え用の信号ＣＢＲも“Ｈｌ
ｌから“Ｌ”に立下がる。信号ＡＢＥの“Ｌ″により第
１図の行アドレスバッファ５０が不活性状態になると共
に、信号ＣＢＲの′Ｌ′°によりスイッチ手段７１が行
アドレスバッファ５ｏの出力側へ切換ゎり、ＣＢＲリフ
レシュ動作が終る。
ーブ信号ＣＡＳが“Ｌ”がら′”Ｈ”に立上がってスタ
ンバイモードになると、第２図のＲＡＳ制御回路９から
出力される反転行アドレスストローブ信号ＲＡＳ及びア
ドレスバッファイネーブル信号ＡＢＥが゛トＩ′°がら
ＩＩ Ｌ ＋＋に立下がり、続いてＣＢＲ制御回路１０
がら出力されるアドレス切換え用の信号ＣＢＲも“Ｈｌ
ｌから“Ｌ”に立下がる。信号ＡＢＥの“Ｌ″により第
１図の行アドレスバッファ５０が不活性状態になると共
に、信号ＣＢＲの′Ｌ′°によりスイッチ手段７１が行
アドレスバッファ５ｏの出力側へ切換ゎり、ＣＢＲリフ
レシュ動作が終る。
本実施例では、次のような利点がある。
ＣＢＲリフレシュ時の外部アドレス信号ＡＤＯ〜ＡＤＨ
と内部アドレス信号ＡＯ〜ＡＮの切換えを、従来のよう
に行アドレスバッファ５ではなく、行プリデコーダ７０
中のスイッチ手段７１で行っている。そのため、行プリ
デコーダ７０は内部アドレス信号ＡＯ〜ＡＮが入力され
る直前にアドレス切換え用の信号ＣＢＲを受信すればよ
いので、ＣＢＲ制御回路１０内の入力段のＮＡＮＤゲー
ト２２を高速度で動作させる必要がない。従ってそのＮ
ＡＮＤゲート２２を構成するＭＯＳトランジスタのデイ
メンジョンを小さくできるので、ＣＢＲ制御回路１０内
でのスタンバイ時の消費電力を減少させることが可能と
なる。
と内部アドレス信号ＡＯ〜ＡＮの切換えを、従来のよう
に行アドレスバッファ５ではなく、行プリデコーダ７０
中のスイッチ手段７１で行っている。そのため、行プリ
デコーダ７０は内部アドレス信号ＡＯ〜ＡＮが入力され
る直前にアドレス切換え用の信号ＣＢＲを受信すればよ
いので、ＣＢＲ制御回路１０内の入力段のＮＡＮＤゲー
ト２２を高速度で動作させる必要がない。従ってそのＮ
ＡＮＤゲート２２を構成するＭＯＳトランジスタのデイ
メンジョンを小さくできるので、ＣＢＲ制御回路１０内
でのスタンバイ時の消費電力を減少させることが可能と
なる。
第８図は本発明の他の実施例を示す行プリデコーダの構
成図であり、第１図中の要素と共通の要素には同一の符
号が付されている。
成図であり、第１図中の要素と共通の要素には同一の符
号が付されている。
この実施例では、アドレス信号数に対応する複数個（Ｎ
＋１）の行アドレスバッファ５０−０〜５０−Ｎの出力
側に、複数個（Ｍ＋１、但し２ （Ｎ＋１）＝Ｍ＋１）
行プリデコーダ７０−０〜７０−Ｍが接続されている。
＋１）の行アドレスバッファ５０−０〜５０−Ｎの出力
側に、複数個（Ｍ＋１、但し２ （Ｎ＋１）＝Ｍ＋１）
行プリデコーダ７０−０〜７０−Ｍが接続されている。
行プリデコーダ７０−０は、第１のデコード回路である
ＮＡＮＤゲート７２−ＯＡと、第２のデコード回路であ
るＮＡＮＤゲート７２−ＯＢとを備え、それらの各出力
側にスイッチ手段であるトランスファゲート７ｌ−ＯＡ
、７ｌ−ＯＢがそれぞれ接続され、さらにそのトランス
ファゲート７ｌ−ＯＡ、７ｌ−ＯＢの出力側に、行プリ
デコードアドレス信号ＲＰＯを出力するためのインバー
タ７３−〇が接続されている。ＮＡＮＤゲート７２−Ｏ
Ａは、行アドレスバッファ５０−０．５０−１から出力
される外部行アドレス信号ＲＡＤＯ，ＲＡＤＩを解読し
て外部プリデコードアドレス信号を出力する回路であり
、まなＮＡＮＤゲーＩへ７２−ＯＢは、第２図のカウン
タ４から出力される内部アドレス信号ＡＯ，Ａｌを解読
して内部プリデコードアドレス信号を出力する回路であ
る。トランスファゲート７ｌ−ＯＡは、アドレス切換え
用の信号ＣＢＲによりオン。オフ動作するＰＭＯ３ＱＩ
と、アドレス切換え用の反転信号ＣＢＲによりオン。
ＮＡＮＤゲート７２−ＯＡと、第２のデコード回路であ
るＮＡＮＤゲート７２−ＯＢとを備え、それらの各出力
側にスイッチ手段であるトランスファゲート７ｌ−ＯＡ
、７ｌ−ＯＢがそれぞれ接続され、さらにそのトランス
ファゲート７ｌ−ＯＡ、７ｌ−ＯＢの出力側に、行プリ
デコードアドレス信号ＲＰＯを出力するためのインバー
タ７３−〇が接続されている。ＮＡＮＤゲート７２−Ｏ
Ａは、行アドレスバッファ５０−０．５０−１から出力
される外部行アドレス信号ＲＡＤＯ，ＲＡＤＩを解読し
て外部プリデコードアドレス信号を出力する回路であり
、まなＮＡＮＤゲーＩへ７２−ＯＢは、第２図のカウン
タ４から出力される内部アドレス信号ＡＯ，Ａｌを解読
して内部プリデコードアドレス信号を出力する回路であ
る。トランスファゲート７ｌ−ＯＡは、アドレス切換え
用の信号ＣＢＲによりオン。オフ動作するＰＭＯ３ＱＩ
と、アドレス切換え用の反転信号ＣＢＲによりオン。
オフ動作するＮＭＯ３Ｑ２との、並列接続で構成されて
いる。トランスファゲート７ｌ−ＯＢは、反転信号ＣＢ
Ｈによりオン、オフ動作するＰＭＯ８と、信号ＣＢＲに
よりオン。オフ動作するＰＭＯ８との、並列接続で構成
されている。以下同様に他のプリデコーダ７０−１〜７
０−Ｍ、例えば７０−Ｍも、ＮＡＮＤゲート７２ Ｍ
Ａ、７２ＭＢ、トランスファゲート７１−ＭＡ、７１−
ＭＢ、及びインバータ７３−Ｍより構成されている。
いる。トランスファゲート７ｌ−ＯＢは、反転信号ＣＢ
Ｈによりオン、オフ動作するＰＭＯ８と、信号ＣＢＲに
よりオン。オフ動作するＰＭＯ８との、並列接続で構成
されている。以下同様に他のプリデコーダ７０−１〜７
０−Ｍ、例えば７０−Ｍも、ＮＡＮＤゲート７２ Ｍ
Ａ、７２ＭＢ、トランスファゲート７１−ＭＡ、７１−
ＭＢ、及びインバータ７３−Ｍより構成されている。
以上の構成において、信号ＣＢＲが“Ｈ′°、反転信号
ＣＢＲがｌＩ Ｌ ＩＩのとき、トランスファゲート７
ｌ−ＯＡ〜７１−ＭＡがオフ、トランスファゲート７ｌ
−ＯＢ〜７１−ＭＢがオンとなり、ＮＡＮＤゲート７２
−ＯＢ〜？２−ＭＢから出力される内部プリデコードア
ドレス信号がそのトランスファゲート７ｌ−−ＯＢ〜７
１−ＭＢを通してインバータ７３−０〜７３−Ｍへ伝達
され、該インバータ７３−０〜７３−Ｍで反転されて行
プリデコードアドレス信号ＲＰＯ〜ＲＰＭとして出力さ
れ、第２図の行アドレスデコーダ２へ供給される。信号
ＣＢＲが“（Ｌ ＋＋、反転信号ＣＢＲが“Ｈ”のとき
は、トランスファゲート７ｌ−ＯＡ〜７１−ＭＡがオン
、トランスファゲート７ｌ−ＯＢ〜７１−ＭＢがオフと
なり、ＮＡＮＤゲート７２−ＯＡ〜７２−ＭＡから出力
される外部プリデコードアドレス信号がインバータ７３
−０〜７３−Ｍへ伝達され、そのインバータ７３−０〜
７３−Ｍで反転されて行プリデコードアドレス信号とし
て出力される。
ＣＢＲがｌＩ Ｌ ＩＩのとき、トランスファゲート７
ｌ−ＯＡ〜７１−ＭＡがオフ、トランスファゲート７ｌ
−ＯＢ〜７１−ＭＢがオンとなり、ＮＡＮＤゲート７２
−ＯＢ〜？２−ＭＢから出力される内部プリデコードア
ドレス信号がそのトランスファゲート７ｌ−−ＯＢ〜７
１−ＭＢを通してインバータ７３−０〜７３−Ｍへ伝達
され、該インバータ７３−０〜７３−Ｍで反転されて行
プリデコードアドレス信号ＲＰＯ〜ＲＰＭとして出力さ
れ、第２図の行アドレスデコーダ２へ供給される。信号
ＣＢＲが“（Ｌ ＋＋、反転信号ＣＢＲが“Ｈ”のとき
は、トランスファゲート７ｌ−ＯＡ〜７１−ＭＡがオン
、トランスファゲート７ｌ−ＯＢ〜７１−ＭＢがオフと
なり、ＮＡＮＤゲート７２−ＯＡ〜７２−ＭＡから出力
される外部プリデコードアドレス信号がインバータ７３
−０〜７３−Ｍへ伝達され、そのインバータ７３−０〜
７３−Ｍで反転されて行プリデコードアドレス信号とし
て出力される。
前記第１の実施例の行プリデコーダ７０では、スイッチ
手段７１で外部アドレス信号ＲＡＤＯ〜ＲＡＤＮと内部
アドレス信号ＡＯ〜ＡＮとの切換えを行った後に、それ
らの信号をデコード回路７２で解読している。これに対
して第２の実施例では、外部行アドレス信号ＲＡＤＯ〜
ＲＡＤＮ及び内部アドレス信号ＡＯ〜ＡＮをＮＡＮＤゲ
ート７２−ＯＡ、７２−ＯＢ〜７２−ＭＡ、７２−ＭＢ
で解読した後、それらの解読結果をトランスファゲート
７ｌ−ＯＡ、７ｌ−ＯＢ〜７１−ＭＡ〜７１．−ＭＢで
切換えて出力するようにしている点で異なるものの、第
１の実施例とほぼ同様の利点が得られる。
手段７１で外部アドレス信号ＲＡＤＯ〜ＲＡＤＮと内部
アドレス信号ＡＯ〜ＡＮとの切換えを行った後に、それ
らの信号をデコード回路７２で解読している。これに対
して第２の実施例では、外部行アドレス信号ＲＡＤＯ〜
ＲＡＤＮ及び内部アドレス信号ＡＯ〜ＡＮをＮＡＮＤゲ
ート７２−ＯＡ、７２−ＯＢ〜７２−ＭＡ、７２−ＭＢ
で解読した後、それらの解読結果をトランスファゲート
７ｌ−ＯＡ、７ｌ−ＯＢ〜７１−ＭＡ〜７１．−ＭＢで
切換えて出力するようにしている点で異なるものの、第
１の実施例とほぼ同様の利点が得られる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ａ） 第８図のＮＡＮＤゲート７２−ＯＡ。
７２−ＯＢ〜７２−ＭＡ、７２−ＭＢは、ＮＯＲゲート
等の他の論理回路で構成してもよい。
等の他の論理回路で構成してもよい。
（ｂ） 第８図のトランスファゲート７ｌ−ＯＡ。
７ｌ−ＯＢ〜７１−ＭＡ、７１−ＭＢは、各１個のＭＯ
Ｓトランジスタや、あるいは他のスイッチ手段で構成す
ることも可能である。
Ｓトランジスタや、あるいは他のスイッチ手段で構成す
ることも可能である。
（発明の効果）
以Ｅ詳細に説明したように、請求項１．２の発明によれ
ば、ＣＢＲリフレシュ時の内部アドレス信号と外部アド
レス信号の切換えを行プリデコーダで行う構成にしたの
で、アドレスバッファイネーブル信号に対してアドレス
切換え用の信号を遅く出しても的確な動作が行える。そ
のため、ＣＢＲ制御回路の入力部は高速度で動作させる
必要がなく、その入力部の半導体素子のデイメンジョン
を小さくできるので、スタンバイ時の消費電力を減少さ
せることが可能となる。
ば、ＣＢＲリフレシュ時の内部アドレス信号と外部アド
レス信号の切換えを行プリデコーダで行う構成にしたの
で、アドレスバッファイネーブル信号に対してアドレス
切換え用の信号を遅く出しても的確な動作が行える。そ
のため、ＣＢＲ制御回路の入力部は高速度で動作させる
必要がなく、その入力部の半導体素子のデイメンジョン
を小さくできるので、スタンバイ時の消費電力を減少さ
せることが可能となる。
第１図は本発明の第１の実施例を示すものでＤＲＡＭに
おける行アドレスバッファ及び行プリデコーダの構成図
、第２図は従来のＤＲＡＭの概略構成図、第３図は第２
図中の行アドレスバッファの構成図、第４図は第２図中
のＣＢＲ制御回路の回路図、第５図は第４図中のＮＡＮ
Ｄゲートの回路図、第６図は第３図のタイムチャート、
第７図は第１図のタイムチャート、第８図は本発明の第
２の実施例を示すプリデコーダの構成図である。 １・・・・・・メモリセルマトリクス、２・・・・・・
行アドレスデコーダ、３・・・・・・列アドレスデコー
ダ、４・・・・・・カウンタ、６・・・・・・列アドレ
スバッファ、８・・・・・・列プリデコーダ、９・・・
・・・ＲＡＳ制御回路、１０・・・・・・ＣＢＲ制御回
路、５０．５０−０〜５０−Ｎ・・・・・・行アドレス
バッファ、７０．７０−０〜７０−Ｍ・・・・・・行プ
リデコーダ、７１・・・・・・スイッチ手段、７ｌ−Ｏ
Ａ、７ｌ−ＯＢ〜７１−ＭＡ、７１−ＭＢ・・・・・・
トランスファゲート、７２・・・・・・デコード回路、
７２−ＯＡ、７２−ＯＢ〜７２−ＭＡ。 ７２−ＭＢ・・・・・・ＮＡＮＤゲート。
おける行アドレスバッファ及び行プリデコーダの構成図
、第２図は従来のＤＲＡＭの概略構成図、第３図は第２
図中の行アドレスバッファの構成図、第４図は第２図中
のＣＢＲ制御回路の回路図、第５図は第４図中のＮＡＮ
Ｄゲートの回路図、第６図は第３図のタイムチャート、
第７図は第１図のタイムチャート、第８図は本発明の第
２の実施例を示すプリデコーダの構成図である。 １・・・・・・メモリセルマトリクス、２・・・・・・
行アドレスデコーダ、３・・・・・・列アドレスデコー
ダ、４・・・・・・カウンタ、６・・・・・・列アドレ
スバッファ、８・・・・・・列プリデコーダ、９・・・
・・・ＲＡＳ制御回路、１０・・・・・・ＣＢＲ制御回
路、５０．５０−０〜５０−Ｎ・・・・・・行アドレス
バッファ、７０．７０−０〜７０−Ｍ・・・・・・行プ
リデコーダ、７１・・・・・・スイッチ手段、７ｌ−Ｏ
Ａ、７ｌ−ＯＢ〜７１−ＭＡ、７１−ＭＢ・・・・・・
トランスファゲート、７２・・・・・・デコード回路、
７２−ＯＡ、７２−ＯＢ〜７２−ＭＡ。 ７２−ＭＢ・・・・・・ＮＡＮＤゲート。
Claims (1)
- 【特許請求の範囲】 １、行アドレスストローブ信号に基づきアドレスバッフ
ァイネーブル信号を出力する第１の制御回路と、列アド
レスストローブ信号に基づきアドレス切換え用の信号を
出力する第２の制御回路と、前記アドレス切換え用の信
号により外部アドレス信号または内部アドレス信号のい
ずれか一方を入力して行アドレス信号を出力する行アド
レスバッファと、前記行アドレス信号を解読して行プリ
デコードアドレス信号を出力する行プリデコーダと、前
記行プリデコードアドレス信号を解読してメモリセルマ
トリクスの行方向を選択する行アドレスデコーダとを備
えたダイナミック・ランダム・アクセス・メモリにおい
て、 前記行アドレスバッファは、前記外部アドレス信号が入
力された後に前記アドレスバッファイネーブル信号によ
り活性化され、所定時間後に外部行アドレス信号を出力
する回路構成にし、 前記行プリデコーダは、前記アドレス切換え用の信号に
より前記外部行アドレス信号または内部アドレス信号の
いずれか一方を切換え入力するスイッチ手段と、前記ス
イッチ手段により入力された信号を解読して行プリデコ
ードアドレス信号を出力するデコード回路とで構成した
ことを特徴とするダイナミック・ランダム・アクセス・
メモリ。 ２、前記行プリデコーダは、前記行アドレスバッファか
ら出力される外部行アドレス信号を解読してプリデコー
ドアドレス信号を出力する第１のデコード回路と、前記
内部アドレス信号を解読してプリデコードアドレス信号
を出力する第２のデコード回路と、前記アドレス切換え
用の信号により前記第１または第２のデコード回路の出
力を切換え出力するスイッチ手段とで、構成した請求項
１記載のダイナミック・ランダム・アクセス・メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169866A JPH0221490A (ja) | 1988-07-07 | 1988-07-07 | ダイナミック・ランダム・アクセス・メモリ |
| US07/375,685 US4951258A (en) | 1988-07-07 | 1989-07-05 | Dynamic random access memory system including predecoder means |
| KR1019890009645A KR0137462B1 (ko) | 1988-07-07 | 1989-07-06 | 다이나믹·랜덤·액세스·메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169866A JPH0221490A (ja) | 1988-07-07 | 1988-07-07 | ダイナミック・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221490A true JPH0221490A (ja) | 1990-01-24 |
Family
ID=15894400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169866A Pending JPH0221490A (ja) | 1988-07-07 | 1988-07-07 | ダイナミック・ランダム・アクセス・メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4951258A (ja) |
| JP (1) | JPH0221490A (ja) |
| KR (1) | KR0137462B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177225B2 (en) * | 2001-02-02 | 2007-02-13 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM'S |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144168A (en) * | 1990-08-17 | 1992-09-01 | Texas Instruments Incorporated | Self latching input buffer |
| US5394373A (en) * | 1990-11-16 | 1995-02-28 | Fujitsu Limited | Semiconductor memory having a high-speed address decoder |
| US5261049A (en) * | 1991-07-22 | 1993-11-09 | International Business Machines Corporation | Video RAM architecture incorporating hardware decompression |
| JPH0656546B2 (ja) * | 1991-07-22 | 1994-07-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | イメージバッファ |
| JPH05234371A (ja) * | 1992-02-21 | 1993-09-10 | Fujitsu Ltd | ダイナミックｒａｍ |
| JPH05266657A (ja) * | 1992-03-23 | 1993-10-15 | Nec Corp | ダイナミック型半導体メモリ |
| JPH0628846A (ja) * | 1992-07-09 | 1994-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR100326268B1 (ko) * | 1998-10-28 | 2002-05-09 | 박종섭 | 디코딩시의동작마진확보를위한디코딩장치및그방법 |
| US7385858B2 (en) * | 2005-11-30 | 2008-06-10 | Mosaid Technologies Incorporated | Semiconductor integrated circuit having low power consumption with self-refresh |
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