JPH05234371A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH05234371A JPH05234371A JP4034827A JP3482792A JPH05234371A JP H05234371 A JPH05234371 A JP H05234371A JP 4034827 A JP4034827 A JP 4034827A JP 3482792 A JP3482792 A JP 3482792A JP H05234371 A JPH05234371 A JP H05234371A
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- Japan
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- row address
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】本発明は、ダイナミックＲＡＭに関し、ノーマ
ル時におけるアドレスバッファレジスタへのアドレス取
込み動作を高速化することを目的とする。 【構成】ＣＢＲ判定回路１４は、通常はセレクタ１２に
対しリードライトロウアドレスＡを選択させておき、＊
ＲＡＳ（ロウアドレスストローブ）信号の立ち下がりで
リードライトロウアドレスＡをアドレスバッファレジス
タ１６に保持させ、この時＊ＣＡＳ（コラムアドレスス
トローブ）信号が低レベルであればリフレッシュ時であ
ると判定して、セレクタ１２に対しリフレッシュロウア
ドレスＣを選択させこれをアドレスバッファレジスタ１
６に保持させる。
ル時におけるアドレスバッファレジスタへのアドレス取
込み動作を高速化することを目的とする。 【構成】ＣＢＲ判定回路１４は、通常はセレクタ１２に
対しリードライトロウアドレスＡを選択させておき、＊
ＲＡＳ（ロウアドレスストローブ）信号の立ち下がりで
リードライトロウアドレスＡをアドレスバッファレジス
タ１６に保持させ、この時＊ＣＡＳ（コラムアドレスス
トローブ）信号が低レベルであればリフレッシュ時であ
ると判定して、セレクタ１２に対しリフレッシュロウア
ドレスＣを選択させこれをアドレスバッファレジスタ１
６に保持させる。
Description
【０００１】
【産業上の利用分野】本発明は、ロウアドレスストロー
ブ信号及びコラムアドレスストローブ信号の組合せに基
づいてリフレッシュ動作を行うダイナミックＲＡＭに関
する。
ブ信号及びコラムアドレスストローブ信号の組合せに基
づいてリフレッシュ動作を行うダイナミックＲＡＭに関
する。
【０００２】
【従来の技術】ダイナミックＲＡＭでは、図３に示す如
く、外部からのリードライトロウアドレスＡと、リフレ
ッシュパルスＲＰをカウンタ１０で計数して得たリフレ
ッシュロウアドレスＣとが、セレクタ１２に供給され、
その一方がＣＢＲ判定回路１４Ａからのセレクト信号Ｓ
で選択されてアドレスバッファレジスタ１６に供給さ
れ、ＣＢＲ判定回路１４Ａからのアドレスストローブ信
号ＡＳのタイミングでアドレスバッファレジスタ１６に
保持される。ＣＢＲ判定回路１４Ａは、ロウアドレスス
トローブ信号＊ＲＡＳとコラムアドレスストローブ信号
＊ＣＡＳの組合せに基づいて、これらセレクト信号Ｓ及
びアドレスストローブ信号ＡＳを生成する。ここに、＊
は負論理であることを示す。
く、外部からのリードライトロウアドレスＡと、リフレ
ッシュパルスＲＰをカウンタ１０で計数して得たリフレ
ッシュロウアドレスＣとが、セレクタ１２に供給され、
その一方がＣＢＲ判定回路１４Ａからのセレクト信号Ｓ
で選択されてアドレスバッファレジスタ１６に供給さ
れ、ＣＢＲ判定回路１４Ａからのアドレスストローブ信
号ＡＳのタイミングでアドレスバッファレジスタ１６に
保持される。ＣＢＲ判定回路１４Ａは、ロウアドレスス
トローブ信号＊ＲＡＳとコラムアドレスストローブ信号
＊ＣＡＳの組合せに基づいて、これらセレクト信号Ｓ及
びアドレスストローブ信号ＡＳを生成する。ここに、＊
は負論理であることを示す。
【０００３】図４（Ａ）〜（Ｆ）はノーマル時（データ
の読出し又は書込み時）の動作を示すタイミングチャー
トであり、図４（Ｇ）〜（Ｌ）はリフレッシュ時の動作
を示すタイミングチャートである。
の読出し又は書込み時）の動作を示すタイミングチャー
トであり、図４（Ｇ）〜（Ｌ）はリフレッシュ時の動作
を示すタイミングチャートである。
【０００４】ＣＢＲ判定回路１４Ａは、ロウアドレスス
トローブ信号＊ＲＡＳの立下がりを検出し、この時コラ
ムアドレスストローブ信号＊ＣＡＳが高レベルであれば
ノーマル時（ＲＢＣ：RAS Before CAS）と判定し、リー
ドライトロウアドレスＡを選択するセレクト信号Ｓをセ
レクタ１２に供給した後、アドレスストローブ信号ＡＳ
をアドレスバッファレジスタ１６に供給してリードライ
トロウアドレスＡをアドレスバッファレジスタ１６に保
持させる。同様にＣＢＲ判定回路１４Ａは、ロウアドレ
スストローブ信号＊ＲＡＳの立下がりを検出した時、コ
ラムアドレスストローブ信号＊ＣＡＳが低レベルであれ
ばリフレッシュ時（ＣＢＲ：CAS BeforeRAS）と判定
し、リフレッシュロウアドレスＣを選択するセレクト信
号Ｓをセレクタ１２に供給した後、アドレスストローブ
信号ＡＳをアドレスバッファレジスタ１６に供給してリ
フレッシュロウアドレスＣをアドレスバッファレジスタ
１６に保持させる。
トローブ信号＊ＲＡＳの立下がりを検出し、この時コラ
ムアドレスストローブ信号＊ＣＡＳが高レベルであれば
ノーマル時（ＲＢＣ：RAS Before CAS）と判定し、リー
ドライトロウアドレスＡを選択するセレクト信号Ｓをセ
レクタ１２に供給した後、アドレスストローブ信号ＡＳ
をアドレスバッファレジスタ１６に供給してリードライ
トロウアドレスＡをアドレスバッファレジスタ１６に保
持させる。同様にＣＢＲ判定回路１４Ａは、ロウアドレ
スストローブ信号＊ＲＡＳの立下がりを検出した時、コ
ラムアドレスストローブ信号＊ＣＡＳが低レベルであれ
ばリフレッシュ時（ＣＢＲ：CAS BeforeRAS）と判定
し、リフレッシュロウアドレスＣを選択するセレクト信
号Ｓをセレクタ１２に供給した後、アドレスストローブ
信号ＡＳをアドレスバッファレジスタ１６に供給してリ
フレッシュロウアドレスＣをアドレスバッファレジスタ
１６に保持させる。
【０００５】
【発明が解決しようとする課題】しかし、ノーマル時及
びリフレッシュ時のいずれの場合もＣＢＲであるかどう
かの判定を行った後にセレクタ１２を動作させてリード
ライトロウアドレスＡ又はリフレッシュロウアドレスＣ
を選択していたので、ノーマル時にリードライトロウア
ドレスＡをアドレスバッファレジスタ１６に保持させる
動作が遅くなっていた。
びリフレッシュ時のいずれの場合もＣＢＲであるかどう
かの判定を行った後にセレクタ１２を動作させてリード
ライトロウアドレスＡ又はリフレッシュロウアドレスＣ
を選択していたので、ノーマル時にリードライトロウア
ドレスＡをアドレスバッファレジスタ１６に保持させる
動作が遅くなっていた。
【０００６】本発明の目的は、このような問題点に鑑
み、ノーマル時におけるアドレスバッファレジスタへの
アドレス取込み動作を高速化することができるダイナミ
ックＲＡＭを提供することにある。
み、ノーマル時におけるアドレスバッファレジスタへの
アドレス取込み動作を高速化することができるダイナミ
ックＲＡＭを提供することにある。
【０００７】
【課題を解決するための手段及びその作用】本発明に係
るダイナミックＲＡＭを、実施例図中の対応する構成要
素の符号を引用して説明する。
るダイナミックＲＡＭを、実施例図中の対応する構成要
素の符号を引用して説明する。
【０００８】このダイナミックＲＡＭは、例えば図１に
示す如く、アドレスバッファレジスタ１６と、外部から
のリードライトロウアドレスＡと内部カウンタ１０から
のリフレッシュロウアドレスＣとの一方を選択しアドレ
スバッファレジスタ１６に供給するセレクタ１２と、通
常はセレクタ１２に対しリードライトロウアドレスＡを
選択させておき該ロウアドレスストローブ信号に基いて
リードライトロウアドレスＡをアドレスバッファレジス
タ１６に保持させ、該ロウアドレスストローブ信号及び
該コラムアドレスストローブ信号の組合せに基づいてリ
フレッシュ時であると判定したとき、セレクタ１２に対
しリフレッシュロウアドレスＣを選択させてこれをアド
レスバッファレジスタ１６に保持させるＣＢＲ判定回路
１４とを備えている。
示す如く、アドレスバッファレジスタ１６と、外部から
のリードライトロウアドレスＡと内部カウンタ１０から
のリフレッシュロウアドレスＣとの一方を選択しアドレ
スバッファレジスタ１６に供給するセレクタ１２と、通
常はセレクタ１２に対しリードライトロウアドレスＡを
選択させておき該ロウアドレスストローブ信号に基いて
リードライトロウアドレスＡをアドレスバッファレジス
タ１６に保持させ、該ロウアドレスストローブ信号及び
該コラムアドレスストローブ信号の組合せに基づいてリ
フレッシュ時であると判定したとき、セレクタ１２に対
しリフレッシュロウアドレスＣを選択させてこれをアド
レスバッファレジスタ１６に保持させるＣＢＲ判定回路
１４とを備えている。
【０００９】本発明では、ＣＢＲ判定回路１４は通常、
セレクタ１２に対しリードライトロウアドレスＡを選択
させているので、ノーマル時におけるアドレスバッファ
レジスタ１６へのアドレス取込み動作を高速化すること
ができる。
セレクタ１２に対しリードライトロウアドレスＡを選択
させているので、ノーマル時におけるアドレスバッファ
レジスタ１６へのアドレス取込み動作を高速化すること
ができる。
【００１０】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００１１】図１は、ダイナミックＲＡＭの概略構成を
示す。図３と同一構成要素には、同一符号を付してその
説明を省略する。
示す。図３と同一構成要素には、同一符号を付してその
説明を省略する。
【００１２】アドレスバッファレジスタ１６に保持され
たリードライトロウアドレスＡ又はリフレッシュロウア
ドレスＣは、ロウデコーダ１８でデコードされ、これに
よりメモリセルアレイ２０の１行が選択されてその内容
がコラムセレクタ２２に読出される。
たリードライトロウアドレスＡ又はリフレッシュロウア
ドレスＣは、ロウデコーダ１８でデコードされ、これに
よりメモリセルアレイ２０の１行が選択されてその内容
がコラムセレクタ２２に読出される。
【００１３】ノーマル時には、次にアドレスバッファレ
ジスタ１６に保持されたコラムアドレスがコラムデコー
ダ２４でデコードされてコラムセレクタ２２の１ビット
が選択され、データ読出し時にはこの１ビットがセンス
アンプ＆データラッチ回路２６を介して出力され、デー
タ書込み時にはライトアンプ２８からのデータがこの１
ビットに書き込まれ、その後、コラムセレクタ２２の内
容がメモリセルアレイ２０の元の１行に書き込まれる。
ジスタ１６に保持されたコラムアドレスがコラムデコー
ダ２４でデコードされてコラムセレクタ２２の１ビット
が選択され、データ読出し時にはこの１ビットがセンス
アンプ＆データラッチ回路２６を介して出力され、デー
タ書込み時にはライトアンプ２８からのデータがこの１
ビットに書き込まれ、その後、コラムセレクタ２２の内
容がメモリセルアレイ２０の元の１行に書き込まれる。
【００１４】リフレッシュ時には、次にＣＢＲ判定回路
１４からの信号によりセンスアンプ＆データラッチ回路
２６及びライトアンプ２８の入出力端が高インピーダン
ス状態にされ、コラムセレクタ２２に読み出された１行
のデータがメモリセルアレイ２０の元の行に書き込まれ
る。
１４からの信号によりセンスアンプ＆データラッチ回路
２６及びライトアンプ２８の入出力端が高インピーダン
ス状態にされ、コラムセレクタ２２に読み出された１行
のデータがメモリセルアレイ２０の元の行に書き込まれ
る。
【００１５】ＣＢＲ判定回路１４は、ＣＢＲであるかど
うかの判定とは無関係に、リードライトロウアドレスＡ
を選択するセレクト信号Ｓをセレクタ１２に供給し、Ｃ
ＢＲであると判定したときに、リフレッシュロウアドレ
スＣを選択するセレクト信号Ｓをセレクタ１２に供給す
る。これにより、リードライトロウアドレスＡ及びリフ
レッシュロウアドレスＣの選択は図２に示す如くなる。
うかの判定とは無関係に、リードライトロウアドレスＡ
を選択するセレクト信号Ｓをセレクタ１２に供給し、Ｃ
ＢＲであると判定したときに、リフレッシュロウアドレ
スＣを選択するセレクト信号Ｓをセレクタ１２に供給す
る。これにより、リードライトロウアドレスＡ及びリフ
レッシュロウアドレスＣの選択は図２に示す如くなる。
【００１６】図２（Ａ）〜（Ｆ）はノーマル時の動作を
示すタイミングチャートであり、図２（Ｇ）〜（Ｌ）は
リフレッシュ時の動作を示すタイミングチャートであ
る。次に、この動作を説明する。
示すタイミングチャートであり、図２（Ｇ）〜（Ｌ）は
リフレッシュ時の動作を示すタイミングチャートであ
る。次に、この動作を説明する。
【００１７】（１）ノーマル時 ＣＢＲ判定回路１４は通常、リードライトロウアドレス
Ａを選択するセレクト信号Ｓをセレクタ１２の制御入力
端に供給している。ＣＢＲ判定回路１４は、ロウアドレ
スストローブ信号＊ＲＡＳの立下がりを検出すると、ア
ドレスストローブ信号ＡＳをアドレスバッファレジスタ
１６のクロック入力端に供給してリードライトロウアド
レスＡをアドレスバッファレジスタ１６に保持させる。
Ａを選択するセレクト信号Ｓをセレクタ１２の制御入力
端に供給している。ＣＢＲ判定回路１４は、ロウアドレ
スストローブ信号＊ＲＡＳの立下がりを検出すると、ア
ドレスストローブ信号ＡＳをアドレスバッファレジスタ
１６のクロック入力端に供給してリードライトロウアド
レスＡをアドレスバッファレジスタ１６に保持させる。
【００１８】（２）リフレッシュ時 ＣＢＲ判定回路１４は通常、リードライトロウアドレス
Ａを選択するセレクト信号Ｓをセレクタ１２の制御入力
端に供給している。ＣＢＲ判定回路１４は、ロウアドレ
スストローブ信号＊ＲＡＳの立下がりを検出すると、ア
ドレスストローブ信号ＡＳをアドレスバッファレジスタ
１６のクロック入力端に供給してリードライトロウアド
レスＡをアドレスバッファレジスタ１６に保持させる。
これと同時に、コラムアドレスストローブ信号＊ＣＡＳ
が低レベルであればリフレッシュ時（ＣＢＲ：CAS Befo
re RAS）と判定して、リフレッシュロウアドレスＣを選
択するセレクト信号Ｓをセレクタ１２の制御入力端に供
給した後、アドレスストローブ信号ＡＳをアドレスバッ
ファレジスタ１６のクロック入力端に供給してリフレッ
シュロウアドレスＣをアドレスバッファレジスタ１６に
保持させる。
Ａを選択するセレクト信号Ｓをセレクタ１２の制御入力
端に供給している。ＣＢＲ判定回路１４は、ロウアドレ
スストローブ信号＊ＲＡＳの立下がりを検出すると、ア
ドレスストローブ信号ＡＳをアドレスバッファレジスタ
１６のクロック入力端に供給してリードライトロウアド
レスＡをアドレスバッファレジスタ１６に保持させる。
これと同時に、コラムアドレスストローブ信号＊ＣＡＳ
が低レベルであればリフレッシュ時（ＣＢＲ：CAS Befo
re RAS）と判定して、リフレッシュロウアドレスＣを選
択するセレクト信号Ｓをセレクタ１２の制御入力端に供
給した後、アドレスストローブ信号ＡＳをアドレスバッ
ファレジスタ１６のクロック入力端に供給してリフレッ
シュロウアドレスＣをアドレスバッファレジスタ１６に
保持させる。
【００１９】本実施例によれば、リフレッシュ時におけ
るアドレスバッファレジスタ１６へのアドレス取込動作
を遅くさせることなく、ノーマル時におけるアドレスバ
ッファレジスタ１６へのアドレス取込み動作を高速化す
ることができる。
るアドレスバッファレジスタ１６へのアドレス取込動作
を遅くさせることなく、ノーマル時におけるアドレスバ
ッファレジスタ１６へのアドレス取込み動作を高速化す
ることができる。
【００２０】
【発明の効果】以上説明した如く、本発明に係るダイナ
ミックＲＡＭによれば、ＣＢＲ判定回路は通常、セレク
タに対しリードライトロウアドレスを選択させているの
で、ノーマル時におけるアドレスバッファレジスタへの
アドレス取込み動作を高速化することができるという効
果を奏し、ダイナミックＲＡＭのアクセス高速化に寄与
するところが大きい。
ミックＲＡＭによれば、ＣＢＲ判定回路は通常、セレク
タに対しリードライトロウアドレスを選択させているの
で、ノーマル時におけるアドレスバッファレジスタへの
アドレス取込み動作を高速化することができるという効
果を奏し、ダイナミックＲＡＭのアクセス高速化に寄与
するところが大きい。
【図１】本発明の一実施例のダイナミックＲＡＭの概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の回路の動作を示すタイミングチャートで
ある。
ある。
【図３】従来のダイナミックＲＡＭの、アドレスバッフ
ァレジスタへのアドレス取込みに関する部分を示すブロ
ック図である。
ァレジスタへのアドレス取込みに関する部分を示すブロ
ック図である。
【図４】図３の回路の動作を示すタイミングチャートで
ある。
ある。
＊ＲＡＳ ロウアドレスストローブ信号 ＊ＣＡＳ コラムアドレスストローブ信号 ＲＰ リフレッシュパルス Ａ リードライトロウアドレス Ｃ リフレッシュロウアドレス Ｓ セレクト信号 ＡＳ アドレスストローブ信号
Claims (1)
- 【請求項１】 アドレスバッファレジスタ（１６）と、 外部からのリードライトロウアドレス（Ａ）と内部カウ
ンタ（１０）からのリフレッシュロウアドレス（Ｃ）と
の一方を選択し該アドレスバッファレジスタに供給する
セレクタ（１２）と、 通常は該セレクタに対し該リードライトロウアドレスを
選択させておき該ロウアドレスストローブ信号に基いて
該リードライトロウアドレスを該アドレスバッファレジ
スタに保持させ、該ロウアドレスストローブ信号及び該
コラムアドレスストローブ信号の組合せに基づいてリフ
レッシュ時であると判定したとき、該セレクタに対し該
リフレッシュロウアドレスを選択させてこれをアドレス
バッファレジスタに保持させるＣＢＲ判定回路（１４）
と、 を有することを特徴とするダイナミックＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034827A JPH05234371A (ja) | 1992-02-21 | 1992-02-21 | ダイナミックｒａｍ |
| EP9393301231A EP0557119A3 (en) | 1992-02-21 | 1993-02-19 | Address processing circuit and semiconductor memory device using the same |
| KR1019930002435A KR970007525B1 (ko) | 1992-02-21 | 1993-02-22 | 어드레스 프로세싱 회로와 이를 이용한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034827A JPH05234371A (ja) | 1992-02-21 | 1992-02-21 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234371A true JPH05234371A (ja) | 1993-09-10 |
Family
ID=12425034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034827A Withdrawn JPH05234371A (ja) | 1992-02-21 | 1992-02-21 | ダイナミックｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0557119A3 (ja) |
| JP (1) | JPH05234371A (ja) |
| KR (1) | KR970007525B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712490B1 (ko) * | 2001-05-31 | 2007-04-27 | 삼성전자주식회사 | 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 |
| JP2008103081A (ja) * | 2002-02-11 | 2008-05-01 | United Memories Inc | 集積ｄｒａｍメモリ回路、行アドレス回路、行制御回路およびｄｒａｍメモリをリフレッシュし、行アドレスを生成するための方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212991A (ja) * | 1985-07-10 | 1987-01-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
| DE69130210T2 (de) * | 1990-11-16 | 1999-01-21 | Fujitsu Ltd., Kawasaki, Kanagawa | Halbleiterspeicher mit hochgeschwindigkeitsadressendekodierer |
-
1992
- 1992-02-21 JP JP4034827A patent/JPH05234371A/ja not_active Withdrawn
-
1993
- 1993-02-19 EP EP9393301231A patent/EP0557119A3/en not_active Withdrawn
- 1993-02-22 KR KR1019930002435A patent/KR970007525B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712490B1 (ko) * | 2001-05-31 | 2007-04-27 | 삼성전자주식회사 | 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 |
| JP2008103081A (ja) * | 2002-02-11 | 2008-05-01 | United Memories Inc | 集積ｄｒａｍメモリ回路、行アドレス回路、行制御回路およびｄｒａｍメモリをリフレッシュし、行アドレスを生成するための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0557119A2 (en) | 1993-08-25 |
| KR970007525B1 (ko) | 1997-05-10 |
| EP0557119A3 (en) | 1994-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |