JPS6212991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6212991A JPS6212991A JP60150094A JP15009485A JPS6212991A JP S6212991 A JPS6212991 A JP S6212991A JP 60150094 A JP60150094 A JP 60150094A JP 15009485 A JP15009485 A JP 15009485A JP S6212991 A JPS6212991 A JP S6212991A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ダイナミック・メモリを有する半導体記憶装
置に於いて、ＣＡＳ信号及びＲＡＳ信号が入力されて通
常アドレス指示信号或いはリフレッシュ・アドレス指示
信号を発生するＣＡＳビフォアＲＡＳ検出回路と、ＲＡ
Ｓ信号の立ち下がりで動作状態になる前置増幅部及び前
記ＣＡＳビフォアＲＡＳ検出回路からの通常アドレス指
示信号で外部アドレス信号をロウ・デコーダに送出する
駆動部からなる通常アクセス専用アドレス・バッファと
、ＲＡＳ信号の立ち下がりで動作状態になる前置増幅部
及び前記ＣＡＳビフォアＲＡＳ検出回路からのリフ・レ
ソシュ・アドレス指示信号でリフレッシュ・アドレス信
号をロウ・デコーダに送出する駆動部からなるリフレッ
シュ・アクセス専用アドレス・バッファを備えることに
依り、リフレッシュ動作時にＣＡＳ信号が立ち下がって
からＲＡＳ信号が立ち下がるまでのセント・アップ・タ
イムがメモリ動作サイクルに実質的な影響を及ぼさない
ようにしたものである。
置に於いて、ＣＡＳ信号及びＲＡＳ信号が入力されて通
常アドレス指示信号或いはリフレッシュ・アドレス指示
信号を発生するＣＡＳビフォアＲＡＳ検出回路と、ＲＡ
Ｓ信号の立ち下がりで動作状態になる前置増幅部及び前
記ＣＡＳビフォアＲＡＳ検出回路からの通常アドレス指
示信号で外部アドレス信号をロウ・デコーダに送出する
駆動部からなる通常アクセス専用アドレス・バッファと
、ＲＡＳ信号の立ち下がりで動作状態になる前置増幅部
及び前記ＣＡＳビフォアＲＡＳ検出回路からのリフ・レ
ソシュ・アドレス指示信号でリフレッシュ・アドレス信
号をロウ・デコーダに送出する駆動部からなるリフレッ
シュ・アクセス専用アドレス・バッファを備えることに
依り、リフレッシュ動作時にＣＡＳ信号が立ち下がって
からＲＡＳ信号が立ち下がるまでのセント・アップ・タ
イムがメモリ動作サイクルに実質的な影響を及ぼさない
ようにしたものである。
本発明は、メモリ・セルの情報をリフレッシュすること
が必要である、所謂、ダイナミック・メモリを有する半
導体記憶装置の改良に関する。
が必要である、所謂、ダイナミック・メモリを有する半
導体記憶装置の改良に関する。
従来、前記のような半導体記憶装置に於けるリフレッシ
ュ動作は、通常の動作と同様に、外部からのアドレス信
号でワード線を選択して行っている。
ュ動作は、通常の動作と同様に、外部からのアドレス信
号でワード線を選択して行っている。
然しなから、そのように外部で発生させたアドレス信号
を利用してリフレッシュ動作させることは、普通に行わ
れていることではあるものの、然程簡単なことではない
。
を利用してリフレッシュ動作させることは、普通に行わ
れていることではあるものの、然程簡単なことではない
。
そこで、近年、内部にアドレス・カウンタを設け、自動
的にアドレスを確定してリフレッシュを行うようにして
いる。
的にアドレスを確定してリフレッシュを行うようにして
いる。
その場合、リフレッシュ動作に入るか否かを認識しなけ
ればならないが、それには、ＣＡＳビフォアＲＡＳ検出
回路を用いている。
ればならないが、それには、ＣＡＳビフォアＲＡＳ検出
回路を用いている。
このＣＡＳビフォアＲＡＳ検出回路では、通常の動作、
即ち、リフレッシュ動作ではない場合、ＲＡＳ信号が立
ち下がると、その立ち下がりエツジでロウ・アドレス信
号を取り込んでメモリ全体が動作状態となり、次に、Ｃ
ＡＳ信号の立ち下がりエツジでコラム・アドレス信号を
取り込むようにしてアクセスを行っている。従って、Ｒ
ＡＳ信号が立ち下がる際にはＣＡＳ信号は常にハイ・レ
ベル（“Ｈ”）に在り、ＲＡＳ信号が立ち下がってから
ＣＡＳ信号が立ち下がることになる。
即ち、リフレッシュ動作ではない場合、ＲＡＳ信号が立
ち下がると、その立ち下がりエツジでロウ・アドレス信
号を取り込んでメモリ全体が動作状態となり、次に、Ｃ
ＡＳ信号の立ち下がりエツジでコラム・アドレス信号を
取り込むようにしてアクセスを行っている。従って、Ｒ
ＡＳ信号が立ち下がる際にはＣＡＳ信号は常にハイ・レ
ベル（“Ｈ”）に在り、ＲＡＳ信号が立ち下がってから
ＣＡＳ信号が立ち下がることになる。
るようにしている。従って、前記検出回路では、ＲＡＳ
信号が立ち下がる時には既にＣＡＳ信号が“Ｈ”である
かロー・レベル（“Ｌ″）であるかに依り、通常の動作
であるかりフレッシュ動作であるかを検出し、若し、Ｃ
ＡＳ信号が“Ｌ”であれば、リフレッシュ信号を送出し
て切換回路を切り換えることに依り、それ迄は外部アド
レス信号を送出していたアドレス・バッファからリフレ
ッシュ・アドレス信号を送出させるようにするものであ
る。
信号が立ち下がる時には既にＣＡＳ信号が“Ｈ”である
かロー・レベル（“Ｌ″）であるかに依り、通常の動作
であるかりフレッシュ動作であるかを検出し、若し、Ｃ
ＡＳ信号が“Ｌ”であれば、リフレッシュ信号を送出し
て切換回路を切り換えることに依り、それ迄は外部アド
レス信号を送出していたアドレス・バッファからリフレ
ッシュ・アドレス信号を送出させるようにするものであ
る。
前記の点を第５図及び第６図を参照して更に詳細に説明
する。
する。
第５図は従来の半導体記憶装置に於けるアクセスの関係
を説明する為の要部ブロック図を表している。
を説明する為の要部ブロック図を表している。
図に於いて、１はＣＡＳビフォアＲＡＳ検出回路、２は
アドレス切換回路、３はアドレス・バッファ、４はリフ
レッシュ・アドレス・カウンタをそれぞれ示している。
アドレス切換回路、３はアドレス・バッファ、４はリフ
レッシュ・アドレス・カウンタをそれぞれ示している。
第６図は第５図に見られる従来の半導体記憶装置に於け
る動作を解説する為のタイミング・チャートを表し、第
５図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
る動作を解説する為のタイミング・チャートを表し、第
５図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
図に於いて、１点鎖線から上は通常の動作をする場合の
タイミングを表し、下はリフレッシュ動作をする場合の
タイミングを表している。
タイミングを表し、下はリフレッシュ動作をする場合の
タイミングを表している。
第５図及び第６図を参照しつつ各部分の役割及び動作に
ついて説明する。
ついて説明する。
ＣＡＳビフォアＲＡＳ検出回路１にはＣＡＳ信号が入力
されるようになっている。
されるようになっている。
ＣＡＳ信号が“Ｈ”の状態にあるとＣＡＳビフォアＲＡ
Ｓ検出回路１からリフレッシュ信号は送出されないから
アドレス切換回路２は切り換え動作をせず、従って、Ｒ
ＡＳ信号が立ち下がると外部アドレス信号がロウ・アド
レス信号として取り込まれ、時間遅れなく内部アドレス
信号としてアドレス・バッファ３に送り込まれる。
Ｓ検出回路１からリフレッシュ信号は送出されないから
アドレス切換回路２は切り換え動作をせず、従って、Ｒ
ＡＳ信号が立ち下がると外部アドレス信号がロウ・アド
レス信号として取り込まれ、時間遅れなく内部アドレス
信号としてアドレス・バッファ３に送り込まれる。
ＣＡＳ信号がＬ”の状態になるとＣＡＳビフォアＲＡＳ
検出回路１からはりフレッシュ信号が送出されてアドレ
ス切換回路２は外部アドレス信号をリフレッシュ・アド
レス・カウンタ４からのリフレッシュ・アドレス信号に
切り換える。
検出回路１からはりフレッシュ信号が送出されてアドレ
ス切換回路２は外部アドレス信号をリフレッシュ・アド
レス・カウンタ４からのリフレッシュ・アドレス信号に
切り換える。
アドレス・バッファ３は切換回路２を介して入ってくる
外部アドレス信号或いはリフレッシュ・アドレス信号な
どの内部アドレス信号をＭＯＳレベルである例えば５〔
Ｖ〕程度に変換しＡ及びへ信号としてロウ・デコーダに
送出する。尚、このアドレス・バッファ３は閉信号が“
Ｌ”の状態になると動作を開始する。
外部アドレス信号或いはリフレッシュ・アドレス信号な
どの内部アドレス信号をＭＯＳレベルである例えば５〔
Ｖ〕程度に変換しＡ及びへ信号としてロウ・デコーダに
送出する。尚、このアドレス・バッファ３は閉信号が“
Ｌ”の状態になると動作を開始する。
第５図及び第６図を参照して説明した従来の半導体記憶
装置では、リフレ・ノシュ動作をする場合に於いて、σ
τ下倍信号立ち下がってからＲＡＳ信号が立ち下がるま
でには成る時間が必要であることは明らかであり、この
時間はセット・ア・ノブ・タイムと呼ばれていて、その
間に、前記したようなＣＡＳビフォアＲＡＳ検出回路１
に於けるリフレッシュ動作の検出及びリフレ・ノシュ信
号の送出、アドレス切替回路２に於ける外部アドレス信
号取り込みとリフレッシュ・アドレス信号取り込みの切
り換えなど全ての操作を行うことになる。
装置では、リフレ・ノシュ動作をする場合に於いて、σ
τ下倍信号立ち下がってからＲＡＳ信号が立ち下がるま
でには成る時間が必要であることは明らかであり、この
時間はセット・ア・ノブ・タイムと呼ばれていて、その
間に、前記したようなＣＡＳビフォアＲＡＳ検出回路１
に於けるリフレッシュ動作の検出及びリフレ・ノシュ信
号の送出、アドレス切替回路２に於ける外部アドレス信
号取り込みとリフレッシュ・アドレス信号取り込みの切
り換えなど全ての操作を行うことになる。
このセット・アップ・タイムが存在することに依り発生
する問題は次の通りである。
する問題は次の通りである。
ＩＪ ７１ｚッシュ動作ではない通常のアクセス動作を
行う場合、半導体記憶装置にとって、ＲＡＳ信号は最初
のクロック信号であり、ここからメモリの動作が始まる
と考えて良いが、それよりもセ・ソト・アップ・タイム
以上前の時点に於いて、リフレッシュ動作か否かを設定
する為にＣＡＳ信号を“Ｌ”状態にすることは大変に面
倒な操作が必要であり、ＣＡＳ信号の立ち下がりが動作
の最初とすると、アクセス動作全体が遅くなってしまい
、当然、メモリの動作サイクルは長くなる。
行う場合、半導体記憶装置にとって、ＲＡＳ信号は最初
のクロック信号であり、ここからメモリの動作が始まる
と考えて良いが、それよりもセ・ソト・アップ・タイム
以上前の時点に於いて、リフレッシュ動作か否かを設定
する為にＣＡＳ信号を“Ｌ”状態にすることは大変に面
倒な操作が必要であり、ＣＡＳ信号の立ち下がりが動作
の最初とすると、アクセス動作全体が遅くなってしまい
、当然、メモリの動作サイクルは長くなる。
本発明に依る半導体記憶装置では、前記説明したセント
・アンプ・タイムがメモリ動作サイクルに実際には影響
を与えないようにし、リフレッシュ動作を高速で行い得
るようにする。
・アンプ・タイムがメモリ動作サイクルに実際には影響
を与えないようにし、リフレッシュ動作を高速で行い得
るようにする。
本発明一実施例を解説する為の図である第１図を借りて
説明する。
説明する。
本発明の半導体記憶装置では、ＣＡＳ信号及びＲＡＳ信
号が入力されて通常アドレス指示信号或いはリフレッシ
ュ・アドレス指示信号を発生するτア１ビフォアＲＡＳ
検出回路１１と、ＲＡＳ信号の立ち下がりで動作状態に
なる前置増幅部Ｉ２Ｐ及び前記ＣＡＳビフォアＲＡＳ検
出回路１１からの通常アドレス指示信号ＡＤＮで外部ア
ドレス信号をロウ・デコーダに送出する駆動部１２Ｄか
らなる通常アクセス専用アドレス・ノ１，７フ７１２と
、ＲＡＳ信号の立ち下がりで動作状態になる前出回路か
らのりフレッシュ・アドレス指示信号ＡＤＦでリフレッ
シュ・アドレス信号をロウ・デコーダに送出する駆動部
１３Ｄからなるリフレ・ノシュ・アクセス専用アドレス
・バッファを備えている。
号が入力されて通常アドレス指示信号或いはリフレッシ
ュ・アドレス指示信号を発生するτア１ビフォアＲＡＳ
検出回路１１と、ＲＡＳ信号の立ち下がりで動作状態に
なる前置増幅部Ｉ２Ｐ及び前記ＣＡＳビフォアＲＡＳ検
出回路１１からの通常アドレス指示信号ＡＤＮで外部ア
ドレス信号をロウ・デコーダに送出する駆動部１２Ｄか
らなる通常アクセス専用アドレス・ノ１，７フ７１２と
、ＲＡＳ信号の立ち下がりで動作状態になる前出回路か
らのりフレッシュ・アドレス指示信号ＡＤＦでリフレッ
シュ・アドレス信号をロウ・デコーダに送出する駆動部
１３Ｄからなるリフレ・ノシュ・アクセス専用アドレス
・バッファを備えている。
〔作用〕
前記手段に依ると、通常アクセス専用アドレス・バッフ
ァ１２に於ける前置増幅部１２Ｐ或いはリフレッシュ・
アクセス専用アドレス・へ′ツファ１３に於ける前置増
幅部１３ＰはＲＡＳ信号の立ち下がりで予め動作状態に
あり、その動作している間にでＴ３ビフォアＲＡＳ検出
回路１１から通常アドレス指示信号ＡＤＮ或いはリフレ
ッシュ・アドレス指示信号ＡＤＦが送出され、前置増幅
部１２Ｐ或いは１３Ｐの動作が終了する頃にそれらの信
号の何れかが駆動部１２Ｄ或いは１３Ｄに入力され、直
ちに、外部アドレス信号或いはりフレッシュ・アドレス
信号がロウ・デコーダに向けて送出され、その間の遅れ
は、僅かトランジスタ１個のＶい分程度しかなく、従来
のように、リフレッシュ動作をする場合、長いセント・
ア・ノブ・タイムを採って、その間にリフレッシュ動作
であることを検出してリフレッシュ信号を発生させ、そ
のリフレッシュ信号でアドレス切換回路を作動させ、そ
れに依って外部アドレス信号とリフレ・ノシュ・アドレ
ス信号との切り換えを行ってアドレス・バッファに入力
し増幅などしてロウ・デコーダに送出するなどの一連の
操作が著しく簡略且つ短縮されるので、メモリ動作サイ
クルは速くなる。
ァ１２に於ける前置増幅部１２Ｐ或いはリフレッシュ・
アクセス専用アドレス・へ′ツファ１３に於ける前置増
幅部１３ＰはＲＡＳ信号の立ち下がりで予め動作状態に
あり、その動作している間にでＴ３ビフォアＲＡＳ検出
回路１１から通常アドレス指示信号ＡＤＮ或いはリフレ
ッシュ・アドレス指示信号ＡＤＦが送出され、前置増幅
部１２Ｐ或いは１３Ｐの動作が終了する頃にそれらの信
号の何れかが駆動部１２Ｄ或いは１３Ｄに入力され、直
ちに、外部アドレス信号或いはりフレッシュ・アドレス
信号がロウ・デコーダに向けて送出され、その間の遅れ
は、僅かトランジスタ１個のＶい分程度しかなく、従来
のように、リフレッシュ動作をする場合、長いセント・
ア・ノブ・タイムを採って、その間にリフレッシュ動作
であることを検出してリフレッシュ信号を発生させ、そ
のリフレッシュ信号でアドレス切換回路を作動させ、そ
れに依って外部アドレス信号とリフレ・ノシュ・アドレ
ス信号との切り換えを行ってアドレス・バッファに入力
し増幅などしてロウ・デコーダに送出するなどの一連の
操作が著しく簡略且つ短縮されるので、メモリ動作サイ
クルは速くなる。
第１図は本発明一実施例の要部ブロック図を表している
。
。
図に於いて、１１はＣＡＳビフォアＲＡＳ検出回路、１
２は通常アクセス専用アドレス・バ・ノファ、１２Ｐは
前置増幅部、１２Ｄは駆動部、１３はリフレッシュ・ア
ドレス専用アドレス・バ・ノファ、１３Ｐは前置増幅部
、１３Ｄは駆動部をそれぞれ示している。
２は通常アクセス専用アドレス・バ・ノファ、１２Ｐは
前置増幅部、１２Ｄは駆動部、１３はリフレッシュ・ア
ドレス専用アドレス・バ・ノファ、１３Ｐは前置増幅部
、１３Ｄは駆動部をそれぞれ示している。
第２図は第１図に関して説明した本発明一実施例の動作
を解説する為のタイミング・チャートを表し、第１図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
を解説する為のタイミング・チャートを表し、第１図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
図に於いて、１点鎖線から上は通常の動作をする場合の
タイミングを表し、下はリフレッシュ動作をする場合の
タイミングを表している。
タイミングを表し、下はリフレッシュ動作をする場合の
タイミングを表している。
さて、本実施例に於けるＣＡＳビフォアＲＡＳ検出回路
１１に於いては、ＲＡＳ信号が立ち下がった際にＣＡＳ
信号のＨ”或いは”Ｌ″を検出し、“Ｈ”の状態にあれ
ば通常アドレス指示信号ＡＤＮを送出し、“Ｌ”の状態
にあればリフレッシュ・アドレス指示信号ＡＤＦを送出
する。
１１に於いては、ＲＡＳ信号が立ち下がった際にＣＡＳ
信号のＨ”或いは”Ｌ″を検出し、“Ｈ”の状態にあれ
ば通常アドレス指示信号ＡＤＮを送出し、“Ｌ”の状態
にあればリフレッシュ・アドレス指示信号ＡＤＦを送出
する。
通常アドレス指示信号ＡＤＮは通常アクセス専用アドレ
ス・バッファ１２に於ける駆動部１２Ｄに、また、リフ
レッシュ・アドレス指示信号ＡＤＦはリフレッシュ・ア
ドレス専用アドレス・バッファ１３に於ける駆動部１３
Ｄに入力される。
ス・バッファ１２に於ける駆動部１２Ｄに、また、リフ
レッシュ・アドレス指示信号ＡＤＦはリフレッシュ・ア
ドレス専用アドレス・バッファ１３に於ける駆動部１３
Ｄに入力される。
通常アドレス専用アドレス・バッファ１２に於ける前置
増幅部１２Ｐ及びリフレッシュ・アドレス専用アドレス
・バッファ１３に於ける前置増幅器１３ＰはＲＡＳ信号
の立ち下がりエツジで活性化され、前置増幅部１２Ｐが
外部アドレス信号を、また、前置増幅器１３Ｐがりフレ
ッシュ・アドレス信号をそれぞれ電源レベルにまで増幅
する働きをなし、それのみでは、大きな駆動能力は得ら
れないので、信号を駆動部１２Ｄ或いは１３Ｄに入れて
駆動能力があるロウ・アドレス信号Ａ及びＸとしてロウ
・デコーダに送出するようになっている。
増幅部１２Ｐ及びリフレッシュ・アドレス専用アドレス
・バッファ１３に於ける前置増幅器１３ＰはＲＡＳ信号
の立ち下がりエツジで活性化され、前置増幅部１２Ｐが
外部アドレス信号を、また、前置増幅器１３Ｐがりフレ
ッシュ・アドレス信号をそれぞれ電源レベルにまで増幅
する働きをなし、それのみでは、大きな駆動能力は得ら
れないので、信号を駆動部１２Ｄ或いは１３Ｄに入れて
駆動能力があるロウ・アドレス信号Ａ及びＸとしてロウ
・デコーダに送出するようになっている。
ところで、正τ下ビフォアＲＡＳ検出回路１からの通常
アドレス指示信号ＡＤＮ或いはリフレッシュ・アドレス
指示信号ＡＤＦは、通常アクセス専用アドレス・バッフ
ァ１２に於ける前置増幅部１２Ｐ及びリフレッシュ・ア
クセス専用アドレス・バッファ１３に於ける前置増幅部
１３Ｐが動作している間に送出され、それら前置増幅部
１２Ｐ及び１３Ｐの動作が終わる頃に駆動部１２０或い
は１３Ｄに入力され、その入力があった方の駆動部１２
Ｄ或いは１３Ｄの何れかが動作して直ちにロウ・デコー
ダにアドレス信号Ａ及びＡを送出することになり、第２
図のタイミング・チャートからも明らかなように、通常
アドレス指示信号ＡＤＮが駆動部１２０に入力される場
合は勿論のこと、リフレッシュ・アドレス指示信号ＡＤ
Ｆが駆動部１３Ｄに入力されてアドレス信号Ａ及びＸが
ロウ・デコーダに出力される場合の時間的遅れは殆ど。
アドレス指示信号ＡＤＮ或いはリフレッシュ・アドレス
指示信号ＡＤＦは、通常アクセス専用アドレス・バッフ
ァ１２に於ける前置増幅部１２Ｐ及びリフレッシュ・ア
クセス専用アドレス・バッファ１３に於ける前置増幅部
１３Ｐが動作している間に送出され、それら前置増幅部
１２Ｐ及び１３Ｐの動作が終わる頃に駆動部１２０或い
は１３Ｄに入力され、その入力があった方の駆動部１２
Ｄ或いは１３Ｄの何れかが動作して直ちにロウ・デコー
ダにアドレス信号Ａ及びＡを送出することになり、第２
図のタイミング・チャートからも明らかなように、通常
アドレス指示信号ＡＤＮが駆動部１２０に入力される場
合は勿論のこと、リフレッシュ・アドレス指示信号ＡＤ
Ｆが駆動部１３Ｄに入力されてアドレス信号Ａ及びＸが
ロウ・デコーダに出力される場合の時間的遅れは殆ど。
ない。
前記説明から判るように、装置全体の動作は極めて簡単
であり、ＲＡＳ信号が立ち下がった際のＣＡＳ信号が“
Ｈ”であるか“Ｌ”であるかを検出するだけが主たる仕
事であるといっても過言ではない。
であり、ＲＡＳ信号が立ち下がった際のＣＡＳ信号が“
Ｈ”であるか“Ｌ”であるかを検出するだけが主たる仕
事であるといっても過言ではない。
第３図はＣＡＳビフォアＲＡＳ検出回路の具体例を表す
要部回路図であり、１点鎖線から上の部分が前置増幅部
に、また、下の部分が駆動部になっている。
要部回路図であり、１点鎖線から上の部分が前置増幅部
に、また、下の部分が駆動部になっている。
図に於いて、Ｑｌ乃至Ｑｌ６はトランジスタ、ＲＥＦＲ
はレファレンス・レベル、Ｖ（（は正側電源レベル、Ａ
Ｄはアドレス駆動信号をそれぞれ示している。尚、トラ
ンジスタＱ３及びＱ４の共通ソース及びトランジスタＱ
５及びＱ６のゲートは、この回路を駆動する為の回路に
接続され、また、その駆動する為の回路は、ＲＡＳ信号
がＬ’の状態になると動作を開始する。
はレファレンス・レベル、Ｖ（（は正側電源レベル、Ａ
Ｄはアドレス駆動信号をそれぞれ示している。尚、トラ
ンジスタＱ３及びＱ４の共通ソース及びトランジスタＱ
５及びＱ６のゲートは、この回路を駆動する為の回路に
接続され、また、その駆動する為の回路は、ＲＡＳ信号
がＬ’の状態になると動作を開始する。
本回路に於ける動作の概略を説明すると次の通りである
。
。
トランジスタＱｌｌには、例えば１．５ （Ｖ）程度
のレファレンス・レベルＲＥＦＲが入力されていて、ま
た、トランジスタＱ１２にはＴＴＬレベルであるＣＡＳ
信号が入力されている。
のレファレンス・レベルＲＥＦＲが入力されていて、ま
た、トランジスタＱ１２にはＴＴＬレベルであるＣＡＳ
信号が入力されている。
ＲＡＳ信号が立ち下がることに依って回路が活性化され
、レファレンス・レベルＲＥＦＲに対スるＣＡＳ信号の
Ｈ″或いはＬ”をトランジスタＱｌ、Ｑ２．Ｑ３．Ｑ４
からなるフリップ・フロップで検出する。即ち、ごτ下
信号の“Ｈ”或いは“Ｌ”に依って、フリップ・フロッ
プは何れか一方の側が導通する。
、レファレンス・レベルＲＥＦＲに対スるＣＡＳ信号の
Ｈ″或いはＬ”をトランジスタＱｌ、Ｑ２．Ｑ３．Ｑ４
からなるフリップ・フロップで検出する。即ち、ごτ下
信号の“Ｈ”或いは“Ｌ”に依って、フリップ・フロッ
プは何れか一方の側が導通する。
従って、トランジスタＱ１５及びＱ１６の各ゲートのう
ち何れか一方が負側電源レベルＶＳＳに、そして、他方
がＶＣＣＶｔｈなるレベルになる。
ち何れか一方が負側電源レベルＶＳＳに、そして、他方
がＶＣＣＶｔｈなるレベルになる。
この状態で、アドレス駆動信号ＡＤを入力するとトラン
ジスタ１５或いはＱ１６の何れか一方から信号、例えば
トランジスタＱ１５であれば通常アドレス指示信号ＡＤ
Ｎが、また、トランジスタＱ１６であればリフレッシュ
・アドレス指示信号ＡＤＦが送出される。
ジスタ１５或いはＱ１６の何れか一方から信号、例えば
トランジスタＱ１５であれば通常アドレス指示信号ＡＤ
Ｎが、また、トランジスタＱ１６であればリフレッシュ
・アドレス指示信号ＡＤＦが送出される。
第４図はアドレス・バッファの具体例を表す要部回路図
であり、１点鎖線から上の部分が第１図に於ける前置増
幅部１２Ｐ或いは１３Ｐに、下の部分が同じく駆動部１
２Ｄ或いは１３Ｄにそれぞれ対応する。尚、第１図乃至
第３図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
であり、１点鎖線から上の部分が第１図に於ける前置増
幅部１２Ｐ或いは１３Ｐに、下の部分が同じく駆動部１
２Ｄ或いは１３Ｄにそれぞれ対応する。尚、第１図乃至
第３図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
図に於いて、Ｑ２１乃至Ｑ４０はトランジスタを示して
いる。
いる。
本回路の動作は第３図に関して説明したＣＡＳビフォア
正τ】検出回路の動作とかなり類似しているが、その概
略を説明すると次の通りである。
正τ】検出回路の動作とかなり類似しているが、その概
略を説明すると次の通りである。
トランジスタＱ３１にはレファレンス・レベルＲＥＦＲ
が入力され、また、トランジスタＱ３２には外部アドレ
ス信号或いはりフレッシュ・アドレス信号が入力されて
いる。
が入力され、また、トランジスタＱ３２には外部アドレ
ス信号或いはりフレッシュ・アドレス信号が入力されて
いる。
［會信号が立ち下がることに依って回路が活性化され、
レファレンス・レベルＲＥＦＲに対する外部アドレス信
号或いはりフレッシュ・アドレス信号の“Ｈ”又はＬ”
をトランジスタＱ２１゜Ｑ２２．Ｑ２３．Ｑ２４からな
るフリップ・フロップで検出する。
レファレンス・レベルＲＥＦＲに対する外部アドレス信
号或いはりフレッシュ・アドレス信号の“Ｈ”又はＬ”
をトランジスタＱ２１゜Ｑ２２．Ｑ２３．Ｑ２４からな
るフリップ・フロップで検出する。
前記フリップ・フロップは何れか一方の側が導通ずるの
で、トランジスタＱ３５及びＱ３６の各ゲートのうち、
何れか一方が負側電源レベルＶＳＳに、また、他方がｖ
ｃｃ ＶＬｈなるレベルになる。
で、トランジスタＱ３５及びＱ３６の各ゲートのうち、
何れか一方が負側電源レベルＶＳＳに、また、他方がｖ
ｃｃ ＶＬｈなるレベルになる。
この状態で、通常アドレス指示信号ＡＤＮ或いはリフレ
ッシュ・アドレス指示信号ＡＤＦが入力されるとトラン
ジスタＱ３７及びＱ３Ｂのゲートのうち、何れか一方が
“Ｈ”、他方が“Ｌ”の状態となって、同じく、一方が
“Ｈ”であって、他方が“Ｌ”であるアドレス信号Ａ及
びλがロウ・デコーダに向けて出力されることになる。
ッシュ・アドレス指示信号ＡＤＦが入力されるとトラン
ジスタＱ３７及びＱ３Ｂのゲートのうち、何れか一方が
“Ｈ”、他方が“Ｌ”の状態となって、同じく、一方が
“Ｈ”であって、他方が“Ｌ”であるアドレス信号Ａ及
びλがロウ・デコーダに向けて出力されることになる。
この場合、通常アドレス指示信号ＡＤＮ或いはりフレッ
シュ・アドレス指示信号ＡＤＦとアドレス信号Ａ及びλ
とは殆ど時間遅れがなく、僅かにトランジスタ１段のＶ
い分程度の遅れを生ずるのみである。
シュ・アドレス指示信号ＡＤＦとアドレス信号Ａ及びλ
とは殆ど時間遅れがなく、僅かにトランジスタ１段のＶ
い分程度の遅れを生ずるのみである。
本発明の半導体記憶装置では、ＣＡＳ信号及びＲＡＳ信
号が入力されて通常アドレス指示信号或いはリフレッシ
ュ・アドレス指示信号を発生する〒ビフォア百ア１検出
回路と、前信号の立ち下がりで動作状態になる前置増幅
部及び前記ＣＡＳビフォアＲＡＳ検出回路からの通常ア
ドレス指示信号で外部アドレス信号をロウ・デコーダに
送出する駆動部からなる通常アドレス専用アドレス・バ
ッファと、ＲＡＳ信号の立ち下がりで動作状態になる前
置増幅部及び前記ＣＡＳビフォアＲＡＳ検出回路からの
リフレッシュ・アドレス指示信号でリフレッシュ・アド
レス信号をロウ・デコーダに送出する駆動部からなるリ
フレッシュ・アクセス専用アドレス・バッファとを備え
た構成になっている。
号が入力されて通常アドレス指示信号或いはリフレッシ
ュ・アドレス指示信号を発生する〒ビフォア百ア１検出
回路と、前信号の立ち下がりで動作状態になる前置増幅
部及び前記ＣＡＳビフォアＲＡＳ検出回路からの通常ア
ドレス指示信号で外部アドレス信号をロウ・デコーダに
送出する駆動部からなる通常アドレス専用アドレス・バ
ッファと、ＲＡＳ信号の立ち下がりで動作状態になる前
置増幅部及び前記ＣＡＳビフォアＲＡＳ検出回路からの
リフレッシュ・アドレス指示信号でリフレッシュ・アド
レス信号をロウ・デコーダに送出する駆動部からなるリ
フレッシュ・アクセス専用アドレス・バッファとを備え
た構成になっている。
この構成に依ると、通常アクセス専用アドレス・バッフ
ァに於ける前置増幅部とリフレッシュ・アクセス専用ア
ドレス・バッファに於ける前置増幅部はＲＡＳ信号の立
ち下がりで予め動作状態にあり、その動作している間に
ＣＡＳビフォアＲＡＳ検出回路から通常アドレス指示信
号或いはリフレッシュ・アドレス指示信号が送出され、
前置増幅部の動作が終了する頃に前記信号の何れかが対
応する駆動部に入力され、それに依り、該駆動部からは
直ちに外部アドレス信号或いはりフレッシュ・アドレス
信号などのアドレス信号がロウ・デコーダに送出される
ものであり、この場合に於いて、通常アドレス指示信号
或いはリフレッシュ・アドレス指示信号の入力があって
からアドレス信号がロウ・デコーダに送出されるまでの
時間遅れは実際上は無視できる程度に短く、僅かトラン
ジスタ１段の■い分程度しかない。従って、リフレッシ
ュ動作させる場合、従来技術に於けるように、長いセン
ト・アンプ・タイムを設定して、その間にリフレッシュ
動作であることを検出してリフレッシュ信号を発生させ
、そのリフレッシュ信号でアドレス切換回路を作動させ
、それに依って外部アドレス信号とりフレッシュ・アド
レス信号との切り換えを行ってアドレス・バッファに入
力し、そこで増幅などしてロウ・デコーダに送出する旨
の一連の操作を行う必要はなくなる。その結果、前記セ
ット・アップ・タイムがメモリの動作サイクルに影響を
与えることは実質的に解消される。
ァに於ける前置増幅部とリフレッシュ・アクセス専用ア
ドレス・バッファに於ける前置増幅部はＲＡＳ信号の立
ち下がりで予め動作状態にあり、その動作している間に
ＣＡＳビフォアＲＡＳ検出回路から通常アドレス指示信
号或いはリフレッシュ・アドレス指示信号が送出され、
前置増幅部の動作が終了する頃に前記信号の何れかが対
応する駆動部に入力され、それに依り、該駆動部からは
直ちに外部アドレス信号或いはりフレッシュ・アドレス
信号などのアドレス信号がロウ・デコーダに送出される
ものであり、この場合に於いて、通常アドレス指示信号
或いはリフレッシュ・アドレス指示信号の入力があって
からアドレス信号がロウ・デコーダに送出されるまでの
時間遅れは実際上は無視できる程度に短く、僅かトラン
ジスタ１段の■い分程度しかない。従って、リフレッシ
ュ動作させる場合、従来技術に於けるように、長いセン
ト・アンプ・タイムを設定して、その間にリフレッシュ
動作であることを検出してリフレッシュ信号を発生させ
、そのリフレッシュ信号でアドレス切換回路を作動させ
、それに依って外部アドレス信号とりフレッシュ・アド
レス信号との切り換えを行ってアドレス・バッファに入
力し、そこで増幅などしてロウ・デコーダに送出する旨
の一連の操作を行う必要はなくなる。その結果、前記セ
ット・アップ・タイムがメモリの動作サイクルに影響を
与えることは実質的に解消される。
第１図は本発明一実施例の要部ブロック図、第２図は第
１図に見られる実施例の動作を説明する為のタイミング
・チャート、第３図はＣＡＳビフォアＲＡＳ検出回路を
具体的に示す要部回路図、第４図はアドレス・バッファ
を具体的に示す要部回路図、第５図は従来例の要部ブロ
ック図、第６図は第５図に見られる従来例の動作を説明
する為のタイミング・チャートをそれぞれ表している。 図に於いて、１１は罷ビフォアＲＡＳ検出回路、１２は
通常アクセス専用アドレス・バッファ、１２Ｐは前置増
幅部、１２０は駆動部、１３はリフレッシュ・アドレス
専用アドレス・バッファ、１３Ｐは前置増幅部、１３Ｄ
は駆動部をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一゛−−−寸−−−−−−−−−−−−−第６図
１図に見られる実施例の動作を説明する為のタイミング
・チャート、第３図はＣＡＳビフォアＲＡＳ検出回路を
具体的に示す要部回路図、第４図はアドレス・バッファ
を具体的に示す要部回路図、第５図は従来例の要部ブロ
ック図、第６図は第５図に見られる従来例の動作を説明
する為のタイミング・チャートをそれぞれ表している。 図に於いて、１１は罷ビフォアＲＡＳ検出回路、１２は
通常アクセス専用アドレス・バッファ、１２Ｐは前置増
幅部、１２０は駆動部、１３はリフレッシュ・アドレス
専用アドレス・バッファ、１３Ｐは前置増幅部、１３Ｄ
は駆動部をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一゛−−−寸−−−−−−−−−−−−−第６図
Claims (1)
- 【特許請求の範囲】 ＠ＣＡＳ＠信号及び＠ＲＡＳ＠信号が入力されて通常
アドレス指示信号或いはリフレッシュ・アドレス指示信
号を発生する＠ＣＡＳ＠ビフォア＠ＲＡＳ＠検出回路と
、 ＠ＲＡＳ＠信号の立ち下がりで動作状態になる前置増幅
部及び前記＠ＣＡＳ＠ビフォア＠ＲＡＳ＠検出回路から
の通常アドレス指示信号で外部アドレス信号をロウ・デ
コーダに送出する駆動部からなる通常アクセス専用アド
レス・バッファと、 ＠ＲＡＳ＠信号の立ち下がりで動作状態になる前置増幅
部及び前記＠ＣＡＳ＠ビフォア＠ＲＡＳ＠検出回路から
のリフレッシュ・アドレス指示信号でリフレッシュ・ア
ドレス信号をロウ・デコーダに送出する駆動部からなる
リフレッシュ・アクセス専用アドレス・バッファと を備えてなることを特徴とする半導体記憶装置。 ３
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150094A JPS6212991A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
| KR8605013A KR910000965B1 (en) | 1985-07-10 | 1986-06-23 | Semiconductor dynamic memory device having improved reffesh operation |
| US06/883,804 US4787067A (en) | 1985-07-10 | 1986-07-09 | Semiconductor dynamic memory device having improved refreshing |
| EP86109436A EP0208316B1 (en) | 1985-07-10 | 1986-07-10 | Dynamic memory device |
| DE8686109436T DE3687486T2 (de) | 1985-07-10 | 1986-07-10 | Dynamische speicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150094A JPS6212991A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212991A true JPS6212991A (ja) | 1987-01-21 |
| JPH0467719B2 JPH0467719B2 (ja) | 1992-10-29 |
Family
ID=15489378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150094A Granted JPS6212991A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4787067A (ja) |
| EP (1) | EP0208316B1 (ja) |
| JP (1) | JPS6212991A (ja) |
| KR (1) | KR910000965B1 (ja) |
| DE (1) | DE3687486T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281296A (ja) * | 1987-05-13 | 1988-11-17 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPS6413292A (en) * | 1987-07-07 | 1989-01-18 | Matsushita Electronics Corp | Dynamic type storage device |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484496A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| EP0310712B1 (en) * | 1987-10-05 | 1993-09-01 | Océ-Nederland B.V. | Front-end system for a raster output scanner |
| US5173878A (en) * | 1987-11-25 | 1992-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
| JPH05234371A (ja) * | 1992-02-21 | 1993-09-10 | Fujitsu Ltd | ダイナミックｒａｍ |
| JP2982928B2 (ja) * | 1992-04-01 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5671392A (en) * | 1995-04-11 | 1997-09-23 | United Memories, Inc. | Memory device circuit and method for concurrently addressing columns of multiple banks of multi-bank memory array |
| KR100587690B1 (ko) * | 2004-10-13 | 2006-06-08 | 삼성전자주식회사 | 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629591A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | Ｍｏｓダイナミツクｒａｍ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729722A (en) * | 1971-09-17 | 1973-04-24 | Gte Automatic Electric Lab Inc | Dynamic mode integrated circuit memory with self-initiating refresh means |
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| JPS55150192A (en) * | 1979-05-08 | 1980-11-21 | Nec Corp | Memory unit |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPS5954096A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPH0787037B2 (ja) * | 1984-03-02 | 1995-09-20 | 沖電気工業株式会社 | 半導体メモリ回路のデータ書込方法 |
| US4653030B1 (en) * | 1984-08-31 | 1997-08-26 | Texas Instruments Inc | Self refresh circuitry for dynamic memory |
-
1985
- 1985-07-10 JP JP60150094A patent/JPS6212991A/ja active Granted
-
1986
- 1986-06-23 KR KR8605013A patent/KR910000965B1/ko not_active Expired
- 1986-07-09 US US06/883,804 patent/US4787067A/en not_active Expired - Fee Related
- 1986-07-10 DE DE8686109436T patent/DE3687486T2/de not_active Expired - Fee Related
- 1986-07-10 EP EP86109436A patent/EP0208316B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629591A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | Ｍｏｓダイナミツクｒａｍ |
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|---|---|---|---|---|
| JPS63281296A (ja) * | 1987-05-13 | 1988-11-17 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPS6413292A (en) * | 1987-07-07 | 1989-01-18 | Matsushita Electronics Corp | Dynamic type storage device |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3687486T2 (de) | 1993-04-29 |
| US4787067A (en) | 1988-11-22 |
| DE3687486D1 (de) | 1993-02-25 |
| EP0208316A2 (en) | 1987-01-14 |
| EP0208316A3 (en) | 1990-08-16 |
| JPH0467719B2 (ja) | 1992-10-29 |
| KR910000965B1 (en) | 1991-02-19 |
| EP0208316B1 (en) | 1993-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |