JPH02214945A

JPH02214945A - 試験可能化信号を発生する試験モード可能化回路

Info

Publication number: JPH02214945A
Application number: JP1326184A
Authority: JP
Inventors: Robert E Larsen; ロバート・イー・ラールセン; Khandker N Quader; カーンドカー・エヌ・クエーダー; Joseph H Salmon; ジヨセフ・エイチ・サーモン
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1988-12-30
Filing date: 1989-12-18
Publication date: 1990-08-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ装置の分野に関するものであシ、とくに
マイクロ制御器で構成される外部メモリに関するもので
ある。

〔従来の技術〕

半導体メモリの分野においては、消去可能なプログラマ
ブル読出し専用メモリ（ＥＰＲＯＭ　）の設計と製造は
周知である。それらのＥＦＲＯＭ装置は半導体チップ上
に形成され、３２Ｋｔたは６４にのような標準化された
容量のメモリとして典型的に構成される。それらのメモ
リチップは典型的には標準的なパッケージ内に配置され
る。ＥＰＲＯＭのような半導体メモリ装置は他の半導体
装置とともに動作するために結合される。はとんどの場
合に、ＥＰＲＯＭとメモリ装置の間のデータの転送を制
御するプロセッサへＥＰＲＯＭが結合される。基本的な
構成においては、ＥＰＲＯＭのあるメモリ場所は、プロ
セッサがメモリへ結合されているアドレス線にアドレス
信号を発生した時に、プロセッサによりアクセスされる
。プロセッサにより供給される制御信号に応じて、デー
タは、メモリへ省き込まれる、すなわちプログラムされ
、またはメモリから読出される。メモリへ結合されてい
るデータバスに適切な情報を置くことによりデータ転送
が行われる。ＥＰＲＯＭがよシプログラマプル論理アレ
イ装置のようなよシ大きい構造の一部でなければ、ＥＰ
ＲＯＭは、アドレッシングおよびデータ転送を行うため
に必要な回路以外の処理回路を含まない。

ＥＰＲＯＭとともに動作するために用いられる１つのプ
ロセッサ群がマイクロ制御器として知られている。マイ
クロ制御器は、特注の応用を含めて、特別な応用に応え
るために用いられる特殊化されたプロセッサである。そ
れらの制御器は動作必要なもの全全て含んでおり、プロ
セッサ、論理回路、タイミング回路、制御回路、バッフ
ァ、ラッチおよびオンチップメモリを典型的に含むこと
ができる。はとんどの場合に、制御器チップに特定のア
プリケーションソフトウェアが埋込まれる。それらの制
御器は、情報をやりとシするための入力／出力（Ｉｌｏ
）ボートも含む。

しかし、上記のＥＦＲＯＭのような外部メモリが与えら
れた制御器へ結合されると、それは制御器の１つまたは
複数のボートへ常に結合される。すなわち、制御器の与
えられた機能のために、与えられたマイクロ制御器オフ
チップメモリを必要としたとすると、オフチップメモリ
が制御器の１つまたは複数のボートへ結合される。Ｉｌ
ｏを使用するためにそれらのボートは失われる。別のオ
フチップ回路を用いないと、マイクロ制御器へ外部メモ
リを結合するにはそれのＩ１０性能に厳しい制約が課さ
れる。その理由は、外部メモリがマイクロ制御器の１つ
または複数のボートを独占するからである。

〔発明が解決しようとする課題〕

求められているのは、制御器のＩ１０ボートの数を減少
することなしに、外部メモリをマイクロ制御器へ結合す
る技術である。

〔課題を解決するための手段〕

本発明は、マイクロ制御器へ結合すべき外部メモリを提
供するが、マイクロ制御器へボート拡張器を結合したこ
とにより使用されなくなったそれらのボートを再び使用
するようにするためのボート拡張器を提供するものであ
る。要するに、ボート拡張器はマイクロ制御器からのボ
ートの総数を増大し、しかも外部メモリをマイクロ制御
器へ結合するものである。本発明のボート拡張器は１つ
の半導体装置で製造され、特殊な接着剤回路を使用する
ことを要し々い。

好適な実施例のボート拡張器はマイクロ制御器の２つの
ボートへ結合される。各ボートは８ビツトポートである
。ボート拡張器をマイクロ制御器の２つのボートへ結合
するバスにおいて１６ビツトアドレス信号と８ビツトデ
一タ信号が多重化される。ボート拡張器は３２にパイ）
ＥＰＲＯＭと、不揮発性構成のレジスタと、外部メモリ
性能およびボート拡張性能をマイクロ制御器に持たせる
特殊機能レジスタ／ボート制御器とを含む。ボート拡張
器のＥＦＲＯＭは外部メモリをマイクロ制御器に提供す
る。しかし、Ｉ１０装置と占められたボートの間のデー
タ転送がボート拡張器の拡張ボートを介して行われる。

ボート拡張器はＩ１０装置とマイクロ制御器の間のデー
タ転送点としてほぼ動作する。したがって、マイクロ制
御器とボート拡張器のＥＰＲＯＭの間またはマイクロ制
御器とボート拡張器を介する外部装置の間でデータ転送
を行うことができる。構成レジスタは、マイクロ制御器
によ、９ＥＦＲＯＭまたは特殊機能レジスタを指図およ
びアドレスするためにプログラム可能なレジスタセット
を構成する。本発明のボート拡張器は、試験モードに不
意に入ることを阻止する特殊な試験起動回路も含む。試
験モードに入るためには、妥当な試験モードコードを、
マイクロ制御器へ結合されているボートラッチの１つへ
書込まねばならない。第２の条件として、マイクロ制御
器へ結合されている他のポートラッチへ妥当な試験モー
ド可能化コードを書込まねばならない。次に、電圧が約
１２ボルトである読出し信号を十分に長い時間持続させ
ねばならない。３つの条件の全てが満されると、ボート
拡張器はそれの試験モードに入る。グリッチおよびノイ
ズパルスのような短いパルスが意図したいのに試験モー
ドを起動しないように、読出し信号の持続時間がパルス
幅検出器により測定される。満さなければならない３つ
の必要条件金膜けることにより、意図しないのに試験モ
ードに入ることを阻止するのに十分な安全対策が講じら
れる。

以下の説明にせいてはボート拡張を行い、かつチップ外
部のメモリを提供する装置について説明する。本発明を
完全に理解できるようにするために、以下の説明におい
ては、特定のメモリ容量、信号線等のような特定の事項
の詳細について数多く述べである。しかし、そのような
特定の詳細事項なしに本発明を実施できることが当業者
には明らかであろう。その他の場合には、本発明を不必
要に詳しく説明して本発明をあいまいにしないようにす
るために、周知の構造およびプロセスは詳しくは説明し
ない。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

まず、外部メモリをマイクロ制御器へ結合する従来の技
術が示されている第１図を参照する。マイクロ制御器１
２へ結合される外部メモリとしてＥＦＲＯＭｌｌが示さ
れている。マイクロ制御器１２は複数のポートを介して
外部装置と通信する。第１図に示されている特定の例は
４つのボー）０〜３を有するマイクロ制御器１２を示す
。第１図に特定の例が示されているが、入力／出力（Ｉ
ｌｏ）ポートを有する各種のマイクロ制御器が従来の技
術において良く知られている。従来のマイクロ制御器の
特定の例が、アメリカ合衆国カリフォルニア州すンタ・
クララ（８ａｎｔａ　Ｃ１ａｒａ）所在のインテルｅコ
ーポレーション（Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ
　）により製造されている８０５１．８０９６．８０１
８８マイクロ制御器フアミリイに関連する装置を含む。

第１図に示す例においては、マイクロ制御器１２のポー
トのうちの２つのポー）０と２がそれぞれバス１３．１
４により外部メモリＥＰＲＯＭ１１へ結合される。バス
１３．１４は双方向バスであって、ＥＰＲＯＭ１１とマ
イクロ制御器１２の双方向ボート０．２との間で情報を
転送するためのものである。

アドレス信号とデータ信号をバス１３と１４へ結合する
ために種々の従来技術が知られている。更に、与えられ
たバス１３または１４がマイクロ制御器１２からアドレ
ス情報をＥＦＲＯＭｌｌへ結合するためにのみ用いられ
るものとすると、それらのバスは双方向バスである必要
はない。また、マイクロ制御器１２とＥＰＲＯＭ１１の
間で制御信号が制御線１５に結合される。

典型的な動作においては、マイクロ制御器１２はアドレ
ス信号を発生する。それらのアドレス信号は、ＥＰＲＯ
Ｍ１１のアドレス場所をアクセスするためにバス１３と
１４の少くとも一方を介してＥＰＲＯＭ１１へ結合され
る。それからバス１３と１４の少くとも一方を介してデ
ータがＥＰＲＯ，Ｍｌｌへ書込まれ、またはＥＰＲＯＭ
１１から読出される。与えられたバスへアドレス信号と
データ信号を結合できるように、アドレス信号とデータ
信号を多重化できることを認めるべきである。

ＥＰＲＯＭ１１のような外部メモＩＪ　ｋ使用するには
、第１図に示されている例において２つのポートを専用
することを必要とする。マイクロ制御器１２にはそれの
Ｉ１０通信のためにボート１と３だけが残される。Ｉ１
０データ転送を行うためにバス１６と１１がボート１と
３へそれぞれ結合される。第１図に示すように、外部メ
モリを４ポートマイクロ制御器１２へ結合するために２
つのボートを用いると、マイクロ制御器１２は他の２つ
のボート１と３を利用できるだけである。ボートＯと２
を回復するために特殊化された「接着剤」回路を用いて
し勺とＥＰＲＯＭ１１をボートＯと２へ必要な結合を行
うことを必要とする。

次に、第１図のマイクロ制御器１２に等しい４ボートマ
イクロ制御器１２ａへ本発明のボート拡張器２０が結合
されている状態が示されている第２図を参照する。ボー
ト拡張器２０はＥＰＲＯＭ２）を含む。このＥＰＲＯＭ
２）は第１図に示されているＥＰＲＯＭ１１に等しい。

ボート拡張器２０はバス１３ａ１４１を介してマイクロ
制御器１２ｍのボートＯと２へ結合される。制御信号が
マイクロ制御器１２）Ｌとボート拡張器２０の間で制御
線１５ｍを介して結合される。ボート１と３はバス１６
ａ　、　１７ａをそれぞれ介して種々のＩ１０装置へ結
合される。第１図に示されている部分と同じ部分を他の
図で示すために、第１図に示されている部分を表す参照
番号に添字ｒａｌをつけて、他の図の対応する部分を表
すことにする。

アドレス情報とデータ情報がマイクロ制御器１２ａのボ
ート０と２から供給され、ＥＰＲＯＭ２）が第１図を参
照して説明したようにしてアクセスされる。ＥＰＲＯＭ
２）に加えて、ボート拡張器２０はボー）ＡとＢを含む
。ボートＡとＢを有することの目的は、外部メモリ２）
がボー）０と２へ結合される時に、Ｉｌｏのためにボー
ト０と２を使用を再び行うことである。これを行うため
に、本発明のボート拡張器２０はボー）０と２から信号
を受け、それらの信号の宛先を選択する。

マイクロ制御器１２ａのボート０．２とＥＰＲＯＭ２）
の態様の外部メモリの間でデータ転送を行う場合には、
ボート拡張器２０はバス１３ｍ　、　１４ｍを介して信
号をＥＰＲＯＭ２）へ送らせ、またはＥＰＲＯＭ２）か
ら送らせる。しかし、Ｉｌｏのためにボート０と２を用
いるものとすると、信号はバス１３ａ。

１４ｍを介してボート拡張器２０のボー）Ａ、Ｂへ結合
される。ボートＡとＢへそれぞれ結合されているバス１
８．１９により、Ｉ１０装置とポートＡＢＯ間でデータ
転送を行えるようにする。バス１３ｍ　、　１４ｍで動
作するようにＥＰＲＯＭ２）　またはボー）ＢとＡを選
択することによυ、マイクロ制御器１２ｍのボートＯと
２は、ＥＰＲＯＭ２）の態様の外部メモリをアクセスで
き、またはボートＢとＡを介してＩ１０装置をアクセス
できる。したがって、本発明のボート拡張器は、外部メ
モリがマイクロ制御器のそれらの同じボートへ結合され
る時に失われたボートを回復する。

次に、本発明のボート拡張器２０が詳しく示されている
第３図を参照する。マイクロ制御器１２ａのボート２が
バス１４ａを介してボート拡張器２０のアドレスバッフ
ァ２５へ結合される。そのアドレスバッファ２５はアド
レスラッチ２７へ結合される。マイクロ制御器１２）の
ボートＯがバス１３＆を介してボート拡張器２０のアド
レスバッファ２６へ結合され、このアドレスバッファ２
６はアドレスラッチ２Ｂへ結合される。アドレスラッチ
２７と２８の出力端子はＥＰＲＯＭ２）、構成レジスタ
３０または特殊機能レジスタ／ボート制御（Ｓ　ＦＲ／
ＰＣ）器３１へ結合される。

アドレスピッ／とデータ転送を行うために種々の技術を
使用できるが、本発明の好適な実施例は、先に述べたマ
イクロ制御器に主として適する下記の技術を利用する。

第１の期間中にマイクロ制御器１２ｍからアドレスピッ
）Ａｏ〜７がバス１３ａへ供給され、アドレスビットＡ
８〜１５がバス１４＆へ供給される。次に、アドレスラ
ッチ２７．２８から出力させるために１６のアドレスビ
ットがそれらのラッチへ供給される。第２の期間中に、
データピッ）Ｄｏ〜７がバス１３ａと、Ｉ１０バッファ
３２を介して内部双方向データバス３９へ供給される。

そのデータバス３９はデータバスマルチプレクサ３３へ
結合される。このデータバスマルチプレクサはＥＰＲＯ
Ｍ２）、構成レジスタ３０またはＳＦＲ／ＰＣ３１を選
択してバス３９へ接続し、データ転送を行う。アドレス
ラッチ２７の出力端子は、ＥＰＲＯＭ２）に加えて、主
制御回路３６へも結合される。

アドレス信号Ａ、〜１５の一部が構成レジスタ３０内の
予めプログラムされているピットと比較され、ＥＰＲＯ
Ｍ２）と、構成レジスタ３０と、ＳＦＲ／ＰＣ３１との
どれをアクセスするかを決定する。好適な実施例におい
ては、上位５ビツトが用いられるが、用いるビット数は
設計上の選択の問題である。また、マイクロ制御器１２
＆からの制御信号は線１５＆を介して主制御回路３６へ
も加えられる。主制御回路３６は制御信号をアドレスラ
ッチ２７　、２８と、Ｉ１０バッファ３２と、ＥＰＲＯ
Ｍ２）と、構成レジスタ３０と、ＳＦＲ／ＰＣ３１と、
マルチプレクサ３３と、ボートバッファ３４．３５とへ
加える。ポットバッファ３４．３５はボー）Ａ、Ｂへそ
れぞれ結合される。ボートバッファ３４．３５は、ＳＦ
Ｒ／ＰＣ３１とポー）Ａ、Ｈの間でデータを転送するた
めに、ＳＦＢ／ＰＣ３１へも双方向的に結合される。

ボートバッファ３４．３５は双方向バス１９．１８へも
結合される。信号を保持するためにＩ１０バッファ３２
とボートバック７３４．３５へ結合されるラッチのよう
々他の周知の回路は図示していない。

各種の制御信号を使用できるが、好適な実施例のボート
拡張器２０により用いられる制御信号の代表的な例が第
３図に示されている。チップ可能化信号ＣＥ／（記号１
は低い起動された状態を示すために用いることにする）
が、アサートされた時に主装置を可能状態にする。信号
ＣＥ／がアサートされないと、ボート拡張器２）は待機
状態にあるから、アクセスできない。しかし、ボートは
それの現在の起動状態を保つ。ＳＦＲ／ＰＣ器３１から
の読出し状態を示すためにＲＤ／が用いられる。ボート
拡張器２）に書込むため、すなわち、プログラムするた
めにＷＲ／（ＰＧＭ／）が用いられる。アドレスがラッ
チ２７．２８を流れることができるようにするためにＡ
ＬＥ信号が用いられる。Ｖｐｐ（Ｒ８Ｔ）が、プログラ
ミング中に供給電圧をプログラムし、他のモード中はリ
セットを行う。ＥＰＲＯＭ２）または構成レジスタ３０
からの読出し状態を示すためにプログラム格納可能化信
号ＰＳＥＮ／が用いられ、かつ、その信号は、ＲＤ／信
号とともにある条件において用いられてボート拡張器２
）に読出し動作を行わせる。

次に動作を説明する。ボート拡張器２０は、マイクロ制
御器１２ａからの１６ビツトアドレス信号により３つの
メモリプレーンをアクセスさせる。

ボート拡張器２０のマツプされる適切なユニット２）．
３０または３１を選択するために、メモリマツピングが
マイクロ制御器１２ａにより実際に行われる。３つのメ
モリプレーンはＥＰＲＯＭ２）　、ｌｅｔ成レジスタ３
０およびＳＦＲ／ＰＣ器３１に対応する。

マツプされる３つのプレーンが第４図に示されている。

それら３つのメモリプレーンはＥＰＲＯＭプレーン４０
、ＳＦＲ／ＲＡＭプレーン４１および構成プレーン４２
によりそれぞれ構成される。ＳＦＲ／ＲＡＭプレーンが
選択されると、８ＦＲ／ＰＣ器３１の命令がプレーン内
の２にバイトプレーンを占めることができる。好適な実
施例においては、ＳＦＲ／ＰＣ器の命令のために５バイ
トだけが実際に用いられる。使用され々い部分はＲＡＭ
用に用いることができる。他のアドレス場所は、マイク
ロ制御器１２ｍ内部または外部に設けられるＲＡＭをア
クセスするために利用できる。第４図ではアドレス場所
は１６進法で示されている。また、ボート拡張器２０に
関する、製造者名、製品の型式等のような情報を供給す
るために、プレーンのアドレス００００に識別子が用い
られる。

正常な動作モードにおいては構成プレーン４２はアクセ
スできない。ＥＰＲＯＭプレーン４０とＳＦＲ／ＲＡＭ
プレーン４１だけをアクセスできる。

しかし、プログラミング／照合モード中はＥＰＲＯＭプ
レーン４０と構成プレーン４２をアクセスできる。好適
な実施例のＥＰＲＯＭ２）は３２ＫＸ８バイトの素子で
ある。１６ビツトアドレスは６４にバイトをアクセスで
きるから、好適な実施例の３２にパイ）’ｉＥＰＲＯＭ
プレーン４０の種々の場所にマツプできる。不揮発性レ
ジスタとして示されている構成レジスタ３００１つが、
プレーン４０内のＥＰＲＯＭ２）をマツプするための開
始アドレスを供給する。省略時場所がＥＰＲＯＭプレー
ン４０の下半分、アドレス００００−７ＦＦＦで示され
て因る、にあるのが示されている。ＥＰＲＯＭプレーン
４０は２つの３２にバイトＥＰＲＯＭ　′ｆｆ：マップ
できる。

好適々実施例においては、特殊機能レジスタ（８ＦＲ）
はＳＦＲ／ＲＡＭプレーン４１の２にバイト場所に設け
られる。省略時場所はＳＦＲ／ＲＡＭプレーンの上側の
２にバイト場所にある。別の構成レジスタ３０は２にバ
イ）　ＳＦＲブロックの場所を決定する。ボート拡張器
２０のボー）ＡとＢけＳＦＨに対する読出しまたは書込
みによりアクセスされる。

ＳＦＲ／ＰＣ器３１はそ器上１−トＡ、Ｂの間の情報の
転送をＳＦＲに従って制御する。

初めに、本発明のボート拡張器２０がマイクロ制御器１
２ａへ結合されると、構成レジスタ３０はボート拡張器
２０の動作を構成するためにプログラムされる。この実
施例においては、３つの不揮発性レジスタが構成レジス
タ３０を構成する。第１のレジスタはプレーン４０内の
３２にバイトＥＦＲＯＭ２）をマツプするために用いら
れる。省略時位置はアドレス場所００００にある。この
実施例では、この第１のレジスタは、ＰＳＥＮ／信号と
ＲＤ／信号を内部で組合わせることによＪ、ＥＰＲＯＭ
プレーンとＳＦＲ／ＲＡＭプレーンを組合わせるために
も用いられる。第２の構成レジスタは特殊機能レジスタ
にベースアドレスを供給するためにも用いられる。先に
述べたように、この実施例は、ＳＦＲ／ＲＡＭプレーン
４１の任意の２にバイト境界にＳＦＲを設けることがで
きるように、２にバイト境界を用いる。デフオールドは
アドレスＦ８００にある。

第３の構成レジスタは、トランジスタートランジスター
ロジック（ＴＴＬ）または相補金属−酸化物一半導体（
ＣＭＯ８）に適合するレベルのＩ１０性能を得るために
、各ボートＡとＢを構成するために用いられる。更に、
この第３のレジスタは、プログラム可能なリセットを行
うためにＲ８Ｔの極性を補うことも許す。

構成レジスタがプログラムされると、ＥＰＲＯＭ２）と
特殊機能レジスタ３１をアクセスするアドレスはプログ
ラムされてｂる。マイクロ制御器１２ａがＥＦＲＯＭを
アクセスすることを望んだとするとマイクロ制御器１２
ａからのアドレス信号をマツプされるアドレスに一致さ
せねはならない。たとえば、ＥＦＲＯＭがそれのデフオ
ールド場所にあるとすると、００００−７ＦＦＦのアド
レスがＥＰＲＯＭ２）をアクセスできる。あるいは、ボ
ートＡとＢの少くとも一方がデータ転送を行うものとす
ると、マイクロ制御器１２＆はＳＦＲ／ＲＡＭプレーン
４１内のＳＦＨに対応するアドレスを供給する。そのＳ
ＦＲは、ＳＦＲ／ＲＡＭプレーン４１にあるとすると、
Ｆ２Ｏ３−ＦＦＦＦの間に存在する。マイクロ制御器１
２ｍとボートＡとＢの少くとも一方との間のデータ転送
が、ＳＦＲ場所のアクセスと、ＳＦＨにデータを格納す
ることによって行われる。ボートは双方向性であって、
読出しと書込みを行うことができる。

ＳＦＲ／ＲＡＭプレーン４１の他のアドレス場所が、マ
イクロ制御器１２＆または他のメモリマツプされる装置
のＲＡＭ場所をアドレスするために用いられる。したが
って、本発明のボート拡張器２ｏは外部ＥＰＲＯＭメモ
リを関連するマイクロ制御器へ提供でき、しかもそれと
同時に特殊機能レジスタがマイクロ制御器と拡張された
２つのボー）Ａ、Ｈの間でデータを転送できるようにす
る。特殊機能レジスタＥＰＲＯＭ２）を種々の場所にマ
ツプできるように構成プログラム３０がプログラムされ
る。

このプログラムされるマツピング技術によ、ｊｊ）、Ｅ
ＰＲＯＭ２）と拡張されたボー）Ａ、Ｂをアドレッシン
グする際の融通性を高くできる。

この好適な実施例においては１つのマツピング技術につ
いて説明したが、ＥＰＲＯＭ２）とＳＦＲ／ＰＣ器３１
をア器上１するために各種のマツピング技術を利用でき
ることを理解すべきである。たとえば、ＥＰＲＯＭプレ
ーンの未使用部分にＳＦＲレジスタをマツプできるよう
に、またはＥＰＲＯＭとＳＦＲレジスタを上に置くこと
ができるように重畳技術を使用できる。更に、第２図に
示す４ボートマイクロ制御器装置では、ボー）０と２が
第２のボート拡張器で動作してボートＯと２を拡張し、
ＥＰＲＯＭの６４にバイトをアクセスするボートを形成
するように、第２のボート拡張器をバス１３＆と１４ａ
に結合できることを理解すべきである。その場合には、
第４図のアドレス８０００−ＦＦＦＦの間のアドレス信
号によりアクセスするために第２のＥＦＲＯＭをマツプ
できるように、２つのマツピング技術を組合わせること
ができる。３２にバイトのＥＦＲＯＭを使用することに
より、そのようなＥＰＲＯＭを２つ１６ビツトアドレツ
シング技術でアクセスできる。

以上述べた種々のマツピンク技術は説明のためであって
、本発明を限定するためのものではないことを理解すべ
きである。本発明の要旨を逸脱することなしに他の種々
の技術を容易に実現できる。

更に、既存の装置の代シに、ＥＰＲＯＭ２）の代シにス
タチックＲＡＭを用いるというように、本発明の要旨を
逸脱するとと々しに他のユニットを容易に用いることが
できる。また、ＥＦＲＯＭの容量、アドレス線およびデ
ータ線のビット数を特定の値として好適な実施例を説明
したが、それらの例は説明のためだけのものであって、
実際の値は設計上の選択の問題である。

試験モード可能化試験モードというのは、部品にストレスを加えたシ、部
品の余裕を判定するために用いるのが普通である非ユー
ザーモードである。試験モードは、製造された部品を試
験するために厳密に用いられるものであるから、部品の
使用者がその試験モードに部品を入れることがないよう
に注意すべきである。意図すると否とを問わず、部品を
試験モードで使用すると、その部品に関連する装置に損
傷を加えることがある。いくつかの試験モード可能化技
術は、部品を特定の試験モードに置くために高電圧検出
器を利用する。ある場合には、ノイズの多い状態のため
に装置が試験モードに置かれることがらシ、それによっ
てその装置自体または関連する装置が損傷を受けたシ、
不正確な情報を読出させられた夛、書込ませられたシす
ることもある。

意図しないのに試験モードにさせられることを阻止する
ために、本発明のボート拡張器２０はそれを阻止する特
殊な回路を利用する。特殊な試験起動回路が、試験モー
ドを可能にする試験モード可能化信号を発生するために
ボート拡張器２０に設けられる。ここで第５図を参照す
る。２つのボートラッチ５１．５２がＩ１０バッファ３
２の出力を受けるために結合される。ラッチ５２の出力
端子が試験モード可能化回路５５へ結合され、ラッチ５
１の出力端子が、特定の試験を行うために試験モードコ
ードを必要とする各種の回路へ結合される。高電圧検出
器回路５３への入力として読出し信号ＲＤ／が結合され
る。高電圧検出回路５３は、試験モードに入るために必
要な高電圧の存在を検出する。高電圧検出信号がフィル
タ５４へ加えられ、そのフィルタによりＦ波された信号
が試験モード可能化回路５５へ加えられる。

動作時には、好適な実施例のボート拡張器２０がそれの
試験モードに入るまでに３つの条件が存在せねばならな
い。第１の条件は、特定の試験を行うために適正な試験
モード（ＴＭ）コードをラッチ５１に書込まなければな
らないことである。第２の条件は、試験モード可能化（
ＴＭＥ）コードを他のラッチ５２に書込まなければなら
ないことである。ボートラッチ５１．５２への入力はマ
イクロ制御器または他の信号発生器（試験用）によりバ
ス１４ｍ　、　１３ｍを介して供給される。好適な実施
例においては、ラッチ５１と５２はボー）Ａ、Ｂのため
のラッチによりそれぞれドライブされる。

しかし、ラッチ５１と５２はボートラッチの使用に限定
されるものではないことを理解すべきである。適切なＴ
ＭＥコードがラッチ５２により供給された時だけ試験モ
ード可能化回路、５５が起動されるように、その回路５
５は予めプログラムされる。

第３の条件は、高電圧検出器回路５３へ高電圧を供給せ
ねばならないことである。電源電圧ｖＣＣよシ高い電圧
のような高い電圧状態にＲＤ／信号がなった時に高電圧
が存在する。好適な実施例においては直流の１２Ｖが用
いられる。ＲＤ／信号が１２ボルトの時は、ＲＤ／信号
は高電圧検出器回路５３に検出信号を発生させる。その
検出信号はフィルタ５４を介して試験モード可能化回路
５５へ結合される。高電圧検出信号が試験モード可能化
回路５５へ加えられ、かつ適切なＴＭコードが存在する
時に、試験モード可能化回路は試験モードを可能にする
試験モード可能化信号を常に発生する。

フィルタ回路５４は、直列結合された一連のインバータ
（第５図には２つのインバータ５７　、５８が示されて
いる）とナントゲート５９で構成されたパルス幅検出器
５６を含む。ナントゲート５９０入力端子は第１のイン
バータ５７の入力端子であυ、ナントゲート５９の出力
端子は最後のインバータ５８の出力端子である。意図し
ないのに高電圧が発生されることが起きないように、グ
リッチのような短いパルスを除去するためにパルス幅検
出器５６は動作する。すなわち、電圧スパイ７のために
信号ＲＤ／が電源電圧ＶＣＣよυ高くなった夛、電源電
圧ＶＣＣが低くなって、高電圧検出回路５３から高電圧
検出信号が発生されたとすると、所定のパルス幅よシ狭
いパルスを通過させないように存在するパルス幅検出器
５６のために、その高電圧検出信号はフィルタ５４を介
して結合することはできない。パルス幅検出器５６を通
過できる最小パルス幅は直列インバータ列における遅延
により決定される。パルス幅検出器５６を通過できる信
号のパルス幅は、インバータ５Ｔと５８で表されている
インバータ列の遅延を受けた後で、パルスがインバータ
５７の入力端子にいぜんとして存在するように十分な幅
でなければならない。

したがって、正しい試験を行うために試験モードに入る
ためには、３つの条件が存在せねばならない。すなわち
、ボート拡張器２０が特定の試験を行うために有効な試
験モードコードを受けること、予めプログラムされたコ
ードに一致する有効な試験モード可能化コードを受ける
こと、および、１２Ｖの読出し信号を十分に長い間有す
ること、がそれである。それら３つの条件が存在する時
だけ、このボート拡張器は正しい試験を行うことができ
る。別の実施例においては、試験モード可能化回路５５
からの試験モード可能化信号を用いてＴＭコードをラッ
チ５１に保持させることができる。

すなわち、ラッチ５１は、試験モード可能化信号が発生
されるまではＴＭコードを受けることができない。

本発明の試験モード可能化技術をボート拡張器について
説明したが、試験モード可能化技術は他の装置で容易に
実現できる。たとえば、ＥＰＲＯＭまたはスタチックＲ
ＡＭのようなメモリを、有効なコードをそれのラッチに
書込むことを要求することにより、それの試験モードに
入れることができ、それから、読出し信号のような制御
信号を十分な時間だけ所定レベルへ移行させることがで
きる。

それら３つの条件がととのった時だけボート拡張器は希
望の試験を行う。更に、本発明の「保持可能化」技術を
実行するために他の装置をラッチの代シに使用できる。

以上、内部メモリと、意図しないのに試験モードに入る
ことを禁止する特殊な保護回路とを有するボート拡張器
について説明した。関連する装置に外部メモリを設ける
ことにより関連するプロセッサすなわち装置とともに動
作するためにボート拡張器が結合されるが、外部メモリ
へ結合したことにより失われたボートの使用も回復する
。別の接着回路は不要である。本発明のボート拡張器は
１つの半導体チップで製造されるが、本発明の実施のた
めにはそうすることは重要ではない。

【図面の簡単な説明】

第１図は外部メモリがマイクロ制御器へ結合された時に
２つのボートが失われる様子を示す略図、第２図は本発
明のボート拡張器に含まれるＥＰＲＯＭの態様の外部メ
モリがマイクロ制御器の２つのボートへ結合される時に
失われるボートを再び使用できるようにした様子を示す
略図、第３図は本発明のボート拡張器を示すブロック図
、第４図は本発明のボート拡張器を用いる時に利用でき
る３つのメモリマツピングプレーンを示す略図、第５図
は本発明のボート拡張器の試験モードの起動を示すブロ
ック図である。２０・・・・ボート拡張器、２５，２６・・・・アドレ
スバッファ、２７．２８−・・・アドレスラッチ、３０
・・−・構成レジスタ、３１・会・・特殊機能レジスタ
およびボート制御器、３２・・・・Ｉ１０バッファ、３
４，３５・・・・ボートバッファ、３６・−・・主制御
回路、５１，５２・・・・ポートラッチ、５３・・・・
高電圧検出！、５４・・・拳フィルタ、５５１１・Φ・
試験モード可能化回路、５６・・・・パルス幅検出器。

Claims

【特許請求の範囲】

（１）試験モードコードを受ける第１のラッチと、試験
モード可能化コードを受ける第２のラッチと、試験起動電圧を検出する電圧検出器と、この電圧検出器と前記第２のラツチへ結合される可能化
回路と、を備え、前記試験モード可能化コードは前記可能化回路
に格納されている予めプログラムされた値と比較され、
前記試験モード可能化コードが前記値に一致し、かつ前
記試験起動電圧が存在したとすると、前記可能化回路が
、前記試験モードコードにより決定される試験を実行す
るための可能化信号を発生することを特徴とする試験可
能化信号を発生する試験モード可能化回路。
（２）試験モードコードを受ける第１のラッチと、試験
モード可能化コードを受ける第２のラッチと、試験起動電圧を検出し、試験起動信号を発生する電圧検
出器と、この電圧検出器へ結合され、その電圧検出器から受ける
前記試験起動信号をろ波するフィルタと、このフィルタ
と前記第２のラッチとに結合される可能化回路と、を備え、前記試験モード可能化コードは前記可能化回路
に格納されている予めプログラムされた値と比較されて
、前記試験モード可能化コードが前記予めプログラムさ
れた値に一致し、かつ前記試験起動電圧が存在したとす
ると、前記可能化回路は前記試験モードコードにより決
定される試験を行うための可能化信号を発生することを
特徴とする半導体装置に対して与えられた試験を行うた
めに半導体装置を試験モードに置くための試験可能化信
号を発生する試験モード可能化回路。