JPH0429075A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0429075A JPH0429075A JP2135656A JP13565690A JPH0429075A JP H0429075 A JPH0429075 A JP H0429075A JP 2135656 A JP2135656 A JP 2135656A JP 13565690 A JP13565690 A JP 13565690A JP H0429075 A JPH0429075 A JP H0429075A
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- Japan
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- signal
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- pla
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- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
試験時間の短縮化を目的とし、
試験モード信号に応答し、通常動作時の信号に代えて試
験パターンを内部論理回路に供給する供給手段と、内部
論理回路の出力論理が「ｏ」または「１」のいずれか一
方になったときのみセントされるフラグ手段と、該フラ
グ手段の状態を外部に出力する出力手段とを具備するこ
とを特徴として構成し、 また、その試験方法は、前記内部回路が正常であるとき
に「ＯＪまたは「１」のいずれが一方のみが出力される
複数の試験パターンを連続的に入力し、その後、前記フ
ラグ手段の状態を確認することを特徴とする特 〔産業上の利用分野〕 本発明は、高性能マイクロ・プロセッサ等の■ＬＳＩ（
大規模集積回路）に内蔵されたＰＬＡ（フロクラマプル
ロジックアレイ）等の半導体集積回路装置に関する。
験パターンを内部論理回路に供給する供給手段と、内部
論理回路の出力論理が「ｏ」または「１」のいずれか一
方になったときのみセントされるフラグ手段と、該フラ
グ手段の状態を外部に出力する出力手段とを具備するこ
とを特徴として構成し、 また、その試験方法は、前記内部回路が正常であるとき
に「ＯＪまたは「１」のいずれが一方のみが出力される
複数の試験パターンを連続的に入力し、その後、前記フ
ラグ手段の状態を確認することを特徴とする特 〔産業上の利用分野〕 本発明は、高性能マイクロ・プロセッサ等の■ＬＳＩ（
大規模集積回路）に内蔵されたＰＬＡ（フロクラマプル
ロジックアレイ）等の半導体集積回路装置に関する。
近年、マイクロ・プロセッサ等のＶＬＳ Ｉは高機能、
高集積化する傾向にあり、この高集積化を実現するため
にシーケンス動作をランダムロジック回路で構成する代
わりに、ＰＬＡ等の内部論理回路やマイクロＲＯＭで構
成し、チップ内の配線や面積を削減している。
高集積化する傾向にあり、この高集積化を実現するため
にシーケンス動作をランダムロジック回路で構成する代
わりに、ＰＬＡ等の内部論理回路やマイクロＲＯＭで構
成し、チップ内の配線や面積を削減している。
この種のＶＬＳ Ｉの動作を出荷試験時等において確認
する場合、試験時間が短いほどコストが低減するが、Ｐ
ＬＡは入力信号の組み合わせで出力信号が決定されるの
で、入力信号の数が増加するにつれてその組合せの数が
指数的に増加する。
する場合、試験時間が短いほどコストが低減するが、Ｐ
ＬＡは入力信号の組み合わせで出力信号が決定されるの
で、入力信号の数が増加するにつれてその組合せの数が
指数的に増加する。
従来の半導体集積回路装置は、例えば、第５図に示すよ
うに、ＰＬＡ５１の試験用の入力信号（試験パターン）
をセットするためのレジスタ５２と、レジスタ５２から
の試験用の入力信号又は通常の入力信号であるＶＬＳ
Ｉ内部入力信号を入力選択信号により選択してＰＬＡ５
１に印加するセレクタ５３より概略構成されている。
うに、ＰＬＡ５１の試験用の入力信号（試験パターン）
をセットするためのレジスタ５２と、レジスタ５２から
の試験用の入力信号又は通常の入力信号であるＶＬＳ
Ｉ内部入力信号を入力選択信号により選択してＰＬＡ５
１に印加するセレクタ５３より概略構成されている。
上記構成において、出荷後の通常の動作状態では、セレ
クタ５３が入力選択信号によりＶＬＳ Ｉ内部入力信号
を選択してＰＬＡ５１に出力し、ＰＬＡ５１はこのＶＬ
Ｓ Ｉ内部入力信号の組み合わせで予め決定された信号
を出力する。
クタ５３が入力選択信号によりＶＬＳ Ｉ内部入力信号
を選択してＰＬＡ５１に出力し、ＰＬＡ５１はこのＶＬ
Ｓ Ｉ内部入力信号の組み合わせで予め決定された信号
を出力する。
他方、試験時の動作状態では、セレクタ５３が入力選択
信号によりレジスタ５２側に切り替えられ、また、試験
用の入力信号を外部インタフェース（１／Ｆ）バス５４
を介してレジスタ５２に書き込み、レジスタ５２が試験
用の入力信号をＰＬＡ５１に印加するように制御する。
信号によりレジスタ５２側に切り替えられ、また、試験
用の入力信号を外部インタフェース（１／Ｆ）バス５４
を介してレジスタ５２に書き込み、レジスタ５２が試験
用の入力信号をＰＬＡ５１に印加するように制御する。
また、ＰＬＡ５１からの出力がバス５４を介して外部に
読み出される。
読み出される。
しかしながら、上記従来の半導体集積回路装置では、試
験用の入力信号（試験パターン）をレジスタ５２に書き
込み、ＰＬＡ５１の出力を再度読み出すので、試験パタ
ーンの数だけ書き込みと読み出しが必要になり、試験時
間が長いという問題点がある。
験用の入力信号（試験パターン）をレジスタ５２に書き
込み、ＰＬＡ５１の出力を再度読み出すので、試験パタ
ーンの数だけ書き込みと読み出しが必要になり、試験時
間が長いという問題点がある。
すなわち、２０個のデータをＰＬＡ５１に入力して出力
を取り出す場合、２０回の書き込みと２０回の読み出し
の合計４０バスサイクルの時間が必要となり、したがっ
て、大規模のＰＬＡ５１の試験時間が大幅に長くなる。
を取り出す場合、２０回の書き込みと２０回の読み出し
の合計４０バスサイクルの時間が必要となり、したがっ
て、大規模のＰＬＡ５１の試験時間が大幅に長くなる。
本発明は上記従来の問題点に鑑み、試験時間を短縮化す
ることを目的とする。
ることを目的とする。
本発明は上記目的を達成するために、第１図に示すよう
に、試験モード信号に応答し、通常動作時の信号に代え
て試験パターンを内部論理回路に供給する供給手段と、
内部論理回路の出力論理が「０」または１１ｊのいずれ
か一方になったときのみセットされるフラグ手段と、該
フラグ手段の状態を外部に出力する出力手段とを具備す
ることを特徴として構成し、 また、その試験方法は、前記内部回路が正常であるとき
に「ＯＪまたは「１」のいずれが一方のみが出力される
複数の試験パターンを連続的に入力し、その後、前記フ
ラグ手段の状態をｆＩ認することを特徴とする。
に、試験モード信号に応答し、通常動作時の信号に代え
て試験パターンを内部論理回路に供給する供給手段と、
内部論理回路の出力論理が「０」または１１ｊのいずれ
か一方になったときのみセットされるフラグ手段と、該
フラグ手段の状態を外部に出力する出力手段とを具備す
ることを特徴として構成し、 また、その試験方法は、前記内部回路が正常であるとき
に「ＯＪまたは「１」のいずれが一方のみが出力される
複数の試験パターンを連続的に入力し、その後、前記フ
ラグ手段の状態をｆＩ認することを特徴とする。
本発明は上記構成により、供給手段が、内部論理回路の
出力信号が常にｒＱ、または「ＩＪになるときの試験パ
ターンを発注して内部論理回路に出力すると、内部論理
回路は、正常の場合に常にｒＱ、または「１」の信号を
出力し、故障の場合には常に「０」又は「１」の信号を
出力しない。
出力信号が常にｒＱ、または「ＩＪになるときの試験パ
ターンを発注して内部論理回路に出力すると、内部論理
回路は、正常の場合に常にｒＱ、または「１」の信号を
出力し、故障の場合には常に「０」又は「１」の信号を
出力しない。
したがって、フラグ回路が内部論理回路の出力信号の変
化を検出し、出力手段が１回の読み取りで内部論理回路
の試験結果を外部に出力する。
化を検出し、出力手段が１回の読み取りで内部論理回路
の試験結果を外部に出力する。
以下、図面を参照して本発明の詳細な説明する。第２図
は本発明に係る半導体集積回路装置が用いられる画像処
理プロセッサ１０を示すブロック図、第３図は第２図の
描画演算部２０の要部プロ。
は本発明に係る半導体集積回路装置が用いられる画像処
理プロセッサ１０を示すブロック図、第３図は第２図の
描画演算部２０の要部プロ。
り図である。
第１図において、画像処理プロセッサ１０は一般に、外
部ハス２１を介して外部のホス）ＣＰＵ （中央処理装
置）２２やシステムメモリ２３などに接続されるととも
に、外部ハス２４を介して外部のグラフィックメモリ２
５、表示装置２６などに接続される。
部ハス２１を介して外部のホス）ＣＰＵ （中央処理装
置）２２やシステムメモリ２３などに接続されるととも
に、外部ハス２４を介して外部のグラフィックメモリ２
５、表示装置２６などに接続される。
画像処理プロセッサ１Ｇは、外部のホストＣＰＵ２２か
らの描画コマンドやパラメータを外部ハス２１を介して
受は取るホストバスインタフェース（１／Ｆ）部１１と
、ホストハスＩ／Ｆ部１１が受は取った描画コマンドや
パラメータを解析し、直線や円などの図形の描画用アド
レスを発生等する描画演算部１２と、描画演算部１２が
発生した描画用アドレスを外部バス２４を介して出力し
、外部のグラフィックメモリ２５に描画処理を行わせる
グラフィックハスＩ／Ｆ部１３を有する。
らの描画コマンドやパラメータを外部ハス２１を介して
受は取るホストバスインタフェース（１／Ｆ）部１１と
、ホストハスＩ／Ｆ部１１が受は取った描画コマンドや
パラメータを解析し、直線や円などの図形の描画用アド
レスを発生等する描画演算部１２と、描画演算部１２が
発生した描画用アドレスを外部バス２４を介して出力し
、外部のグラフィックメモリ２５に描画処理を行わせる
グラフィックハスＩ／Ｆ部１３を有する。
描画演算部１２は、第３図に示すようなマイクロ制御装
置３０と、ＡＬＵ （論理演算ユニット）、乗算器、シ
フタ等の演算器とワーク用レジスタより構成され、マイ
クロ制御装置３０のマイクロ（μ）ＲＯＭ３５に予め格
納されたマイクロ命令を外部コマンドにより実行する。
置３０と、ＡＬＵ （論理演算ユニット）、乗算器、シ
フタ等の演算器とワーク用レジスタより構成され、マイ
クロ制御装置３０のマイクロ（μ）ＲＯＭ３５に予め格
納されたマイクロ命令を外部コマンドにより実行する。
マイクロ制御装置３０は、第３図に示すように、外部コ
マンドによりマイクロ命令の開始アドレスを発生するコ
マンドデコーダ３１と、後述するように次のアドレスを
発生するセレクタ３２と、プロセッサ各部からの複数の
分岐条件となる信号により１つの分岐信号でセレクタ３
２を制御するＰＬＡ部３３と、セレクタ３２から後段の
マイクロＲＯＭ３５に与えられるアドレスをラッチする
アドレスレジスタ３４と、アドレスレジスタ３４がラッ
チしたアドレスを１つインクリメントしてセレクタ３２
に印加するインクリメンタ（ＡＤＤＥＲ） ３６とスタ
ック回路３７を有する。
マンドによりマイクロ命令の開始アドレスを発生するコ
マンドデコーダ３１と、後述するように次のアドレスを
発生するセレクタ３２と、プロセッサ各部からの複数の
分岐条件となる信号により１つの分岐信号でセレクタ３
２を制御するＰＬＡ部３３と、セレクタ３２から後段の
マイクロＲＯＭ３５に与えられるアドレスをラッチする
アドレスレジスタ３４と、アドレスレジスタ３４がラッ
チしたアドレスを１つインクリメントしてセレクタ３２
に印加するインクリメンタ（ＡＤＤＥＲ） ３６とスタ
ック回路３７を有する。
マイクロＲＯＭ３５は、予め格納されたマイクロ命令（
各演算器の制御信号）をアドレスレジスタ３４からのア
ドレスにより出力し、このマイクロ命令は、命令レジス
タ３８によりラッチされた後各演算器に出力される。
各演算器の制御信号）をアドレスレジスタ３４からのア
ドレスにより出力し、このマイクロ命令は、命令レジス
タ３８によりラッチされた後各演算器に出力される。
尚、この種のマイクロ制御装置３０は通常、コマンドデ
コーダ３１が先ず外部コマンドによりマイクロ命令の開
始アドレスを発生すると処理を開始し、セレクタ３２が
ＰＬＡ部３３からの分岐信号により分岐アドレスを選択
したり、インクリメンタ３６からのアドレスを選択した
り、スタック部３７からのアドレスを選択し、マイクロ
ＲＯＭ３５がセレクタ３２からのアドレスに対応するマ
イクロ命令を出力する。
コーダ３１が先ず外部コマンドによりマイクロ命令の開
始アドレスを発生すると処理を開始し、セレクタ３２が
ＰＬＡ部３３からの分岐信号により分岐アドレスを選択
したり、インクリメンタ３６からのアドレスを選択した
り、スタック部３７からのアドレスを選択し、マイクロ
ＲＯＭ３５がセレクタ３２からのアドレスに対応するマ
イクロ命令を出力する。
ここで、ＰＬＡ部３３に３２ピントのパラレルデータが
入力すると１ビツトの信号を出力する場合に、このＰＬ
Ａ部３３を出荷時等において試験する場合について説明
する。
入力すると１ビツトの信号を出力する場合に、このＰＬ
Ａ部３３を出荷時等において試験する場合について説明
する。
第４図は、このＰＬＡ部３３の試験回路を示し、試験モ
ード信号によりプロセッサ内の各部からの３２ビツトの
パラレルの分岐信号、又は内部ハス４１からの３２ビツ
トのパラレルデータを選択するセレクタ４２がＰＬＡ部
３３の入力側に接続される。尚、セレクタ４２は、試験
モード信号が有効のときに内部ハス４１からのデータを
選択してＰＬＡ部３３に出力し、ＰＬＡ部３３は、これ
らの入力信号により１ビツトの分岐信号を第３図のセレ
クタ３２に出力する。
ード信号によりプロセッサ内の各部からの３２ビツトの
パラレルの分岐信号、又は内部ハス４１からの３２ビツ
トのパラレルデータを選択するセレクタ４２がＰＬＡ部
３３の入力側に接続される。尚、セレクタ４２は、試験
モード信号が有効のときに内部ハス４１からのデータを
選択してＰＬＡ部３３に出力し、ＰＬＡ部３３は、これ
らの入力信号により１ビツトの分岐信号を第３図のセレ
クタ３２に出力する。
ＰＬＡ部３３の出力側は、内部バス４１のバッファ４６
と、Ｒ−Ｓフリップフロップ（Ｆ−Ｆ）４３のセット端
子Ｓとインバータ４４の入力端子に接続され、インバー
タ４４の出力端子はＦ−Ｆ４５のセント端子Ｓに接続さ
れている。Ｆ−Ｆ１ａ、４５のリセット端子Ｒにはリセ
ット信号が入力し、Ｑ端子はともにバッファ４６に接続
されている。
と、Ｒ−Ｓフリップフロップ（Ｆ−Ｆ）４３のセット端
子Ｓとインバータ４４の入力端子に接続され、インバー
タ４４の出力端子はＦ−Ｆ４５のセント端子Ｓに接続さ
れている。Ｆ−Ｆ１ａ、４５のリセット端子Ｒにはリセ
ット信号が入力し、Ｑ端子はともにバッファ４６に接続
されている。
尚、バッファ４６は、内部バス４１が読み出し状態のと
きにＰＬＡ部３３の出力信号とＦ−Ｆ１ａ、４５のＱ端
子の出力信号を３ビツトのパラレルデータで内部バス４
１に出力するように制御される。
きにＰＬＡ部３３の出力信号とＦ−Ｆ１ａ、４５のＱ端
子の出力信号を３ビツトのパラレルデータで内部バス４
１に出力するように制御される。
ここで、Ｆ−Ｆ１ａ、４５は、データ「１」がセット端
子Ｓに入力するとセット状態になってＱ端子からデータ
「１」を出力し、データｒ１」がリセット端子Ｒに入力
するとリセット状態になってＱ端子からデータ「０」を
出力するので、ＰＬＡ部３３が３２ビツトの信号でデー
タ「Ｏｊ〜「１０」が入力するといずれのときにもデー
タ「０」を出力するように設計されて正常に動作する場
合、データ「０」〜「１０」が全て入力してもＦ−Ｆ１
ａはリセット状態である。
子Ｓに入力するとセット状態になってＱ端子からデータ
「１」を出力し、データｒ１」がリセット端子Ｒに入力
するとリセット状態になってＱ端子からデータ「０」を
出力するので、ＰＬＡ部３３が３２ビツトの信号でデー
タ「Ｏｊ〜「１０」が入力するといずれのときにもデー
タ「０」を出力するように設計されて正常に動作する場
合、データ「０」〜「１０」が全て入力してもＦ−Ｆ１
ａはリセット状態である。
同様に、ＰＬＡ部３３がデータ「Ｏ」〜「１０」が入力
するといずれのときにもデータｒ１．を出力するように
設計されて正常に動作する場合、データ「０」〜「ＩＯ
」が全て入力してもＦ−Ｆ４５はリセット状態である。
するといずれのときにもデータｒ１．を出力するように
設計されて正常に動作する場合、データ「０」〜「ＩＯ
」が全て入力してもＦ−Ｆ４５はリセット状態である。
次に、上記実施例の動作を説明する。
第４図において、ＰＬＡ部３３がデータ「０」〜「１０
」が入力すると、いずれのときにもデータ「０」を出力
するように設計されている場合に、データ「８」が入力
すると故障によりデータ「ＩＪを出力することを考慮す
る。
」が入力すると、いずれのときにもデータ「０」を出力
するように設計されている場合に、データ「８」が入力
すると故障によりデータ「ＩＪを出力することを考慮す
る。
この場合、セレクタ４２の試験モードがアサートされて
データ「０」〜「１０」が１＠次内部バス４１に送られ
ると、ＰＬＡ部３３は、データ「０」〜「７」が入力す
る毎にデータ「０」を１＠次出力し、データ「８」が入
力するとデータ「１」を出力し、データ「９」、「１０
ｊが入力する毎にデータ「０」を順次出力する。
データ「０」〜「１０」が１＠次内部バス４１に送られ
ると、ＰＬＡ部３３は、データ「０」〜「７」が入力す
る毎にデータ「０」を１＠次出力し、データ「８」が入
力するとデータ「１」を出力し、データ「９」、「１０
ｊが入力する毎にデータ「０」を順次出力する。
したがって、データ「０」〜「１０」が順次ＰＬＡ部３
３に入力した場合、Ｆ−Ｆ１ａがセットされているので
、データ「０」〜「１０」がＰＬＡ部３３に入力する場
合に少なくとも１つの入力データの論理状態が故障して
いることを判別することができる。
３に入力した場合、Ｆ−Ｆ１ａがセットされているので
、データ「０」〜「１０」がＰＬＡ部３３に入力する場
合に少なくとも１つの入力データの論理状態が故障して
いることを判別することができる。
同様に、ＰＬＡ部２３がデータ「０」〜「１０」が入力
すると、いずれのときにもデータ「１」を出力するよう
に設計されている場合、他方のＦ−Ｆ４５によりＰＬＡ
部３３を試験することができる。
すると、いずれのときにもデータ「１」を出力するよう
に設計されている場合、他方のＦ−Ｆ４５によりＰＬＡ
部３３を試験することができる。
すなわち、ＰＬＡ部３３の故障としては、信号線の値が
「Ｏ」又は「・１」に固定するスタック故障や、アレイ
の交点上に本来あるべき、或いはないはずの素子が存在
するクロスポイント故障や、２本の隣接する信号線が短
絡するショート故障などをあげることができるが、ＰＬ
Ａ部３３は、どのデータが入力したときに故障と判断す
るのではなく、１つのデータが入力したときに誤ったデ
ータを出力すれば故障と判断する。
「Ｏ」又は「・１」に固定するスタック故障や、アレイ
の交点上に本来あるべき、或いはないはずの素子が存在
するクロスポイント故障や、２本の隣接する信号線が短
絡するショート故障などをあげることができるが、ＰＬ
Ａ部３３は、どのデータが入力したときに故障と判断す
るのではなく、１つのデータが入力したときに誤ったデ
ータを出力すれば故障と判断する。
したがって、ＰＬＡ部３３の人出力の論理状態に応じて
、出力信号が常に「０」又は「１」になる入カバターン
をＰＬＡ部３３に入力し、入カバターンの入力完了後、
出力信号に応じてＦ−Ｆ１ａ又は４５の状態を１回読み
取ることにより、ＰＬＡ部３３を試験することができる
。
、出力信号が常に「０」又は「１」になる入カバターン
をＰＬＡ部３３に入力し、入カバターンの入力完了後、
出力信号に応じてＦ−Ｆ１ａ又は４５の状態を１回読み
取ることにより、ＰＬＡ部３３を試験することができる
。
尚、上記実施例では、ＰＬＡ部３３を試験する場合につ
いて説明したが、他のランダムロジック回路を試験する
ことができる。
いて説明したが、他のランダムロジック回路を試験する
ことができる。
また、上記実施例では、ＰＬＡ部３３が１つの信号を出
力する場合について説明したが、複数の信号をパラレル
で出力する場合には、出力信号ごとにフリップフロップ
等のフラグ回路を設けることにより試験を行うことがで
きる。
力する場合について説明したが、複数の信号をパラレル
で出力する場合には、出力信号ごとにフリップフロップ
等のフラグ回路を設けることにより試験を行うことがで
きる。
以上説明したように、本発明によれば、供給手段が、内
部論理回路の出力信号が常に「０」又は「１」になると
きの試験パターンを発生して内部論理回路に出力すると
、内部論理回路は、正常の場合に常に「０」又は「１」
の信号を出力し、故障の場合には一常に「０」又は「ｌ
」の信号を出力しないので、フラグ回路が内部論理回路
の出力信号の変化を検出し、出力手段が１回の読み取り
で内部論理回路の試験結果を外部に出力することができ
、ＰＬＡ等内部論理回路の試験時間を短縮することがで
きる。
部論理回路の出力信号が常に「０」又は「１」になると
きの試験パターンを発生して内部論理回路に出力すると
、内部論理回路は、正常の場合に常に「０」又は「１」
の信号を出力し、故障の場合には一常に「０」又は「ｌ
」の信号を出力しないので、フラグ回路が内部論理回路
の出力信号の変化を検出し、出力手段が１回の読み取り
で内部論理回路の試験結果を外部に出力することができ
、ＰＬＡ等内部論理回路の試験時間を短縮することがで
きる。
第１１１１は本発明の機能ブロック図、第２図〜第４図
は本発明に係る半導体集積回路装置の一実施例を示す図
であり、 第２図は本発明の半導体集積回路装置が用いられる画像
処理プロセッサの概略ブロック図、第３図はそのマイク
ロ制御装置のブロック図、第４図はそのＰＬＡ試験回路
の要部を示すブロック図、 第５図は従来例のブロック図である。 １・・・・・・内部論理回路、 ２・・・・・・供給手段、 ３・・・・・・フリシブフロ・ノブ、 ４・・・・・・フラグ回路、 ３３・・・・・・ＰＬＡ（プログラマブルロジノクアレ
イ）４２・・・・・・セレクタ、 ４３．４５・・・・・・Ｒ−Ｓフリップフロップ、４６
・・・・・・バッファ。 代 理 大 弁理士 井 桁 貞 本発明の機能ブロック図 第１図 面像処理プロセッサの概略ブロック図 第 図 マイクロ制御装置のブロック図 第 図 従来例のブロック図 第５図
は本発明に係る半導体集積回路装置の一実施例を示す図
であり、 第２図は本発明の半導体集積回路装置が用いられる画像
処理プロセッサの概略ブロック図、第３図はそのマイク
ロ制御装置のブロック図、第４図はそのＰＬＡ試験回路
の要部を示すブロック図、 第５図は従来例のブロック図である。 １・・・・・・内部論理回路、 ２・・・・・・供給手段、 ３・・・・・・フリシブフロ・ノブ、 ４・・・・・・フラグ回路、 ３３・・・・・・ＰＬＡ（プログラマブルロジノクアレ
イ）４２・・・・・・セレクタ、 ４３．４５・・・・・・Ｒ−Ｓフリップフロップ、４６
・・・・・・バッファ。 代 理 大 弁理士 井 桁 貞 本発明の機能ブロック図 第１図 面像処理プロセッサの概略ブロック図 第 図 マイクロ制御装置のブロック図 第 図 従来例のブロック図 第５図
Claims (2)
- （１）試験モード信号に応答し、通常動作時の信号に代
えて試験パターンを内部論理回路に供給する供給手段と
、 内部論理回路の出力論理が「０」または「１」のいずれ
か一方になったときのみセットされるフラグ手段と、 該フラグ手段の状態を外部に出力する出力手段とを具備
することを特徴とする半導体集積回路装置。 - （２）請求項（１）記載の半導体集積回路装置において
、前記内部回路が正常であるときに「０」または「１」
のいずれか一方のみが出力される複数の試験パターンを
連続的に入力し、その後、前記フラグ手段の状態を確認
することを特徴とする試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135656A JPH0429075A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135656A JPH0429075A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429075A true JPH0429075A (ja) | 1992-01-31 |
Family
ID=15156883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135656A Pending JPH0429075A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006208378A (ja) * | 2005-01-24 | 2006-08-10 | Hewlett-Packard Development Co Lp | バス検査のためのオンチップ回路 |
-
1990
- 1990-05-25 JP JP2135656A patent/JPH0429075A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006208378A (ja) * | 2005-01-24 | 2006-08-10 | Hewlett-Packard Development Co Lp | バス検査のためのオンチップ回路 |
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