JPH0221632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0221632A JPH0221632A JP17062188A JP17062188A JPH0221632A JP H0221632 A JPH0221632 A JP H0221632A JP 17062188 A JP17062188 A JP 17062188A JP 17062188 A JP17062188 A JP 17062188A JP H0221632 A JPH0221632 A JP H0221632A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にトレンチ分
離領域を有する半導体装置の製造方法に関する。
離領域を有する半導体装置の製造方法に関する。
従来、この種の半導体装置の製造方法は、サンドブラス
ト、或はエキシマレーザ−照射、アルゴンイオン注入等
によって半導体基板の裏面に、予め結晶欠陥層を形成し
、その後の半導体装置の製造方法プロセス中の熱処理で
半導体基板中に存在する重金属イオンを、前記結晶欠陥
層でゲッタリングしていた。
ト、或はエキシマレーザ−照射、アルゴンイオン注入等
によって半導体基板の裏面に、予め結晶欠陥層を形成し
、その後の半導体装置の製造方法プロセス中の熱処理で
半導体基板中に存在する重金属イオンを、前記結晶欠陥
層でゲッタリングしていた。
上述した従来の半導体装置の製造方法は、サンドブラス
ト及びエキシマレーザ照射を用いる場合には、結晶欠陥
を機械的及び熱的歪によって形成している為、半導体装
置の製造プロセス中の熱処理によって簡単に欠陥が回復
してしまい、ゲッタリングの効果が持続しないという欠
点があった。
ト及びエキシマレーザ照射を用いる場合には、結晶欠陥
を機械的及び熱的歪によって形成している為、半導体装
置の製造プロセス中の熱処理によって簡単に欠陥が回復
してしまい、ゲッタリングの効果が持続しないという欠
点があった。
また、アルゴンイオン注入を用いるものは前記欠点を解
決してはいるが、結晶欠陥層が半導体基板裏面の、極浅
い領域に形成されており、半導体基板上に形成したトラ
ンジスタ或は、コンデンサ等の素子領域と結晶欠陥層と
の間の距離は、半導体基板厚とほぼ等しく、素子領域の
重金属イオンをゲッタリングしきれないという欠点があ
った。また、近年、半導体ウェーへの径の拡大が進み、
それに伴う半導体基板の厚さの増大は、上述したゲッタ
リング方法の効果を著しく低下させている。
決してはいるが、結晶欠陥層が半導体基板裏面の、極浅
い領域に形成されており、半導体基板上に形成したトラ
ンジスタ或は、コンデンサ等の素子領域と結晶欠陥層と
の間の距離は、半導体基板厚とほぼ等しく、素子領域の
重金属イオンをゲッタリングしきれないという欠点があ
った。また、近年、半導体ウェーへの径の拡大が進み、
それに伴う半導体基板の厚さの増大は、上述したゲッタ
リング方法の効果を著しく低下させている。
本発明の半導体装置の製造方法は、半導体基板の一主面
に選択的に溝を形成する工程と、前記講の底部に選択的
に不活性元素をイオン注入する工程と、前記半導体基板
を熱処理し前記不活性元素を核に半導体基板中に結晶欠
陥を形成する工程と、前記溝内部に充填した絶縁層を形
成する工程とを含んで構成される。
に選択的に溝を形成する工程と、前記講の底部に選択的
に不活性元素をイオン注入する工程と、前記半導体基板
を熱処理し前記不活性元素を核に半導体基板中に結晶欠
陥を形成する工程と、前記溝内部に充填した絶縁層を形
成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、Ｐ型導電型で比抵抗４〜５
Ω・ｌの＜１００＞結晶方向を有するシリコン基板１の
主表面に素子分離領域形成用パターンを有するホトレジ
スト膜２を設け、ホトレジスｌ−１１１２をマスクとし
てＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎ
ｇ ）法を用いた異方性エツチングにより深さ２〜３μ
ｍの満３を形成する。
Ω・ｌの＜１００＞結晶方向を有するシリコン基板１の
主表面に素子分離領域形成用パターンを有するホトレジ
スト膜２を設け、ホトレジスｌ−１１１２をマスクとし
てＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎ
ｇ ）法を用いた異方性エツチングにより深さ２〜３μ
ｍの満３を形成する。
次に、第１図（ｂ）に示すように、ホトレジストＩＩＩ
、！２をマスクとしてアルゴンイオン４を加速エネルギ
ー５０〜１５０ ｋ ｅ Ｖ 、 ドーズ量１×１０１
４〜Ｉ Ｘ １０ ”ｃｒａ−２でシリコン基板１に垂
直にイオン注入し、満３の底部にアルゴン注入層５を形
成する。
、！２をマスクとしてアルゴンイオン４を加速エネルギ
ー５０〜１５０ ｋ ｅ Ｖ 、 ドーズ量１×１０１
４〜Ｉ Ｘ １０ ”ｃｒａ−２でシリコン基板１に垂
直にイオン注入し、満３の底部にアルゴン注入層５を形
成する。
次に、第１図（Ｃ）に示すように、ホトレジスト膜２を
除去し、９５０〜１１００℃の窒素雰囲気中で１０〜３
０分間の熱処理を行い、アルゴン注入層５に結晶欠陥を
作り、結晶欠陥層６を形成する。
除去し、９５０〜１１００℃の窒素雰囲気中で１０〜３
０分間の熱処理を行い、アルゴン注入層５に結晶欠陥を
作り、結晶欠陥層６を形成する。
次に、第１図（ｄ）に示すように、溝３を含むシリコン
基板１の表面に酸化シリコン膜７を２〜３ ノＬｍの厚
さに形成し、溝３を充填する。酸化シリコン膜７は、プ
ラズマＣＶＤ或はスパッタによって形成し、表面が平坦
になる様にするのが望ましい。
基板１の表面に酸化シリコン膜７を２〜３ ノＬｍの厚
さに形成し、溝３を充填する。酸化シリコン膜７は、プ
ラズマＣＶＤ或はスパッタによって形成し、表面が平坦
になる様にするのが望ましい。
次に、第１図（ｅ）に示すように酸化シリコンＭ７の表
面を均一にエッチバックしてシリコン基板１の最上面を
ちょうど露出させ、７ＩＩＩ３の内部にのみ酸化シリコ
ン膜７を残し、トレンチ分離領域を形成する。
面を均一にエッチバックしてシリコン基板１の最上面を
ちょうど露出させ、７ＩＩＩ３の内部にのみ酸化シリコ
ン膜７を残し、トレンチ分離領域を形成する。
次に、第１図（ｆ）に示すように、シリコン基板１上に
酸化シリコン膜とリンをドープした多結晶シリコン膜を
順次積層して形成し、前記多結晶シリコン膜を選択的に
エツチングしてゲート酸化膜８．ゲート電極９を形成す
る０次に、ゲート電極９をマスクにして５０〜８０ｋｅ
Ｖの加速エネルギーでヒ素イオンをシリコン基板１の表
面にイオン注入し、Ｎ１型拡散層１０を形成してＮチャ
ネルＭＯＳトランジスタを形成する。ここで、ゲート酸
化膜８は２０〜５０ｎ＋ａの厚さ、ゲート電極９は０．
６〜０．８μｍの厚さが望ましい、この様な構成により
シリコン基板１に高温の熱処理が加わる度に結晶欠陥層
６がシリコン基板１の中に残留する重金属イオンをゲッ
タリングする。
酸化シリコン膜とリンをドープした多結晶シリコン膜を
順次積層して形成し、前記多結晶シリコン膜を選択的に
エツチングしてゲート酸化膜８．ゲート電極９を形成す
る０次に、ゲート電極９をマスクにして５０〜８０ｋｅ
Ｖの加速エネルギーでヒ素イオンをシリコン基板１の表
面にイオン注入し、Ｎ１型拡散層１０を形成してＮチャ
ネルＭＯＳトランジスタを形成する。ここで、ゲート酸
化膜８は２０〜５０ｎ＋ａの厚さ、ゲート電極９は０．
６〜０．８μｍの厚さが望ましい、この様な構成により
シリコン基板１に高温の熱処理が加わる度に結晶欠陥層
６がシリコン基板１の中に残留する重金属イオンをゲッ
タリングする。
以上説明したように本発明は、結晶欠陥層を半導体基板
表面のトレンチ分離領域の底部に形成することにより、
トランジスタ或は、コンデンサ等の素子領域に残留する
重金属イオンを効果的にゲッタリングできるという効果
がある。
表面のトレンチ分離領域の底部に形成することにより、
トランジスタ或は、コンデンサ等の素子領域に残留する
重金属イオンを効果的にゲッタリングできるという効果
がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
Claims (1)
- 半導体基板の一主面に選択的に溝を形成する工程と、前
記溝の底部に選択的に不活性元素をイオン注入する工程
と、前記半導体基板を熱処理し前記不活性元素を核に半
導体基板中に結晶欠陥を形成する工程と、前記溝内部に
充填した絶縁層を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17062188A JPH0221632A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17062188A JPH0221632A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221632A true JPH0221632A (ja) | 1990-01-24 |
Family
ID=15908269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17062188A Pending JPH0221632A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005115A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 제조방법 |
-
1988
- 1988-07-08 JP JP17062188A patent/JPH0221632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005115A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 제조방법 |
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