JPH02216501A - コントロール・メモリの作成方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 所定の制御対象に対するファジィ制御において制御量の
すべての組合せに対する制御対象に与えるべき操作量を
あらかじめ推論し、この推論結果をコントロール舎メモ
リにストアしておき、メモリ・アクセスのみで制御対象
のファジィ制御を行なうようにしたテーブル参照方式に
おいて、制御量のすべての組合せに対する操作量のファ
ジィ推論をハードウェアで構成された高速ファジィ・コ
ントローラで行なう。これによりコントロール・メモリ
の作成を短時間で行なえるようにした。制御条件を変更
した場合にも同じようにコントロール・メモリを短時間
で作成できるので、テーブル参照方式のファジィ制御に
よる応用開発が大幅に簡略化される。

発明の背景 技術分野 この発明は、ファジィφコントローラなどの機能を、あ
らかじめ推論結果をストアしたＲＯＭやＲＡＭ等のコン
トロールΦメモリで代替するシステムにおける上記コン
トロール舎メモリの作成方法および装置に関する。

従来技術とその問題点 ファジィ制御においては、制御対象や制御目的により入
出力、推論方式、確定方式を選び、メンバーシップ関数
の形状、ルールを合わせこみ、制御性能を高めてゆく。

制御対象、制御目的が不変であれば、目標とする性能に
達したあとはメンバーシップ関数の形状、ルールの追加
や修正は不要となる。この時点において、ファジィ−コ
ントローラはある入力の組み合せに対しては常に同じ出
力を出す装置となる。

このような装置は、与えられた入力（アドレス）に対し
て所定の出力（データ）を発生するメモリで代替するこ
とができる（いわゆるテーブル参照方式）。

このような考え方に基づいて、ファジィ推論結果をスト
アするメモリを作成するための構成例が第３図に示され
ている。

小型コンピュータ（たとえばいわゆるパーソナル・コン
ピュータ）　３１は、ＣＲＴ３１Ａ、本体３１Ｂ１キー
ボード３１Ｃ１およびマウス３１Ｄを含んでおりファジ
ィ推論のための推論方式および確定方式の設定、入出力
信号の定義、メンバーシップ関数の形状の設定、ファジ
ィ推論ルールの設定などのファジィ推論条件設定機能、
それらの条件にもとづきファジィ推論を実行する機能、
推論結果を貯えＦＲＯＭライタ３５に送出する機能（こ
れらはすべてソフトウェアで実現させる）を有している
。ＦＲＯＭライタ３５は、小型コンピュータ３１から出
力される信号により、ＦＲＯＭに推論（確定動作を含む
）結果のデータを書込む。

ＦＲＯＭへのデータの書込みは以下のようにして行なわ
れる。小型コンピュータ３１においてファジィ推論の諸
条件が設定された後、２人力（それぞれ８ビツトからな
る）を１ビツト分　（１／　２５Ｂ）ずつ変化させその
都度ファジィ推論および確定処理をして推論結果データ
を求める。これによりたとえば合計２１８回のファジィ
推論および確定処理が行なわれ２１６通りの８ビツトの
推論結果データが求められる。求められた推論結果デー
タをライン３２を介して接続されているＦＲＯＭライタ
３５によってＦＲＯＭに書込む。

第４図は上記のようにして書込まれたＦＲＯＭによって
制御対象を実際に制御するブロック図を示している。

第４図に示す装置において制御対象３から出力される制
御量信号（たとえば偏差とその微分値）はＡ／Ｄコンバ
ータ３４Ａおよび３４Ｂに入力し、ディジタル・データ
に変換された後ＦＲＯＭ（０にそのアドレス信号として
与えられる。このアドレス信号により指定されるアドレ
スのデータがＦＲＯＭ３０から読出され、Ｄ／Ａコンバ
ータ３３によってアナログ信号に変換され制御対１３に
操作量として与えられる。これにより制御対象のファジ
ィ制御が行なわれていく。タイミング回路３ＢはＤ／Ａ
コンバータ３３、Ａ／Ｄコンバータ３４Ａ、　３４Ｂの
Ｄ／Ａ変換、Ａ／Ｄ変換のタイミングをコントロールす
ることによって制御対象３に過渡応答による不要信号が
加わるのを防ぐものである。

このようにあらかじめ計算によって求められたデータが
書込まれているＦＲＯＭを制御システムに組込み、制御
対象３を実際に制御しその性能を評価する。制御性能に
ついて改善の必要なときには、メンバーシップの形やル
ールについての追加修正内容を検討し、小型コンピュー
タ３１に再設、定、再プログラムし、再度小型コンピュ
ータ３１を走らせてＦＲＯＭ３０に書込み、そのＦＲＯ
Ｍで再度実際に制御して再度評価する。

しかしながら、上述のように入力データが８ビツト２組
、ファジィルールが仮に２０個ある場合、小型コンピュ
ータ３１上で全ての入力データに対する出力データを求
めるためには２１６Ｘ　２０ルールの処理、すなわち約
１３０万回の処理が必要である。１ルールの処理につい
て２ｍｓの時間を必要とすると合計の所要時間は約４４
分間となる。また入力信号のビット数やルール数が増加
すると所要時間はさらに増加することとなる。さらに−
度条件を設定し、ＦＲＯＭに書込んでもメンバーシップ
関数の形状やルールを変更する度に多くの時間が必要と
なり、その効率が悪いものであった。

発明の概要 発明の目的 この発明は、ファジィ・コントローラの代替機能をもつ
コントロール・メモリを高速に作成することのできる方
法および装置を提供することを目的とする。

この発明によるコントロール・メモリ作成装置は、所定
の制御対象の制御のために所定の制御性能をもつように
設定されかつハードウェアで構成されたアナログφタイ
プのファジィ・コントローラ、制御対象から上記ファジ
ィ・コントローラに入力する制御量信号と等価なディジ
タル信号を、書込むべきメモリのアドレスの順序で順次
発生するアドレス発生手段、上記ディジタル信号をアナ
ログ信号に変換して制御量信号として上記ファジィ・コ
ントローラに与えるＤ／Ａ変換手段、上記制御量信号の
人力に応答して上記ファジィ・コントローラから出力さ
れる制御対象に与えられるべき操作量を表わす信号をデ
ィジタル信号に変換するＡ／Ｄ変換手段、および上記Ａ
／Ｄ変換手段から出力されるディジタル信号を、上記メ
モリの上記制御量信号に対するアドレスに順次書込む書
込手段、を備えていることを特徴とする。

この発明によるコントロール・メモリの作成方法は、ハ
ードウェアで構成されたファジィ争コントローラを用い
、所定の制御対象の制御のための所定の制御性能をもつ
ように上記ファジィ・コントローラを設定し、制御対象
から上記ファジィコントローラに入力する制御量信号と
等価な擬似側Ｈ量信号を、書込むべきメモリのアドレス
の順序で順次発生させ、これを上記ファジィ・コントロ
ーラに与え、この擬似制御量信号の入力に応答して上記
ファジィ争コントローラがら出力され、制御対象に与え
られるべき操作量を表わす擬似操作量信号をメモリに与
え、上記メモリの上記擬似制御量信号に対応するアドレ
スに上記擬似操作量信号を順次書込むことを特徴とする
。

この発明によると、ハードウェアにより構成される高速
のファジィ−コントローラを用い、このファジィ・コン
トローラに制御対象から出力されるすべての制御量の組
合せを与え、それに応答して出力される操作量を表わす
信号をメモリに記憶しているので、メモリへの書込み、
すなわちコントロール・メモリの作成を高速に行なうこ
とができる。したがって、制御条件を変更することによ
りコントロール・メモリのデータを書換える必要がある
場合でもこれを短時間で行なうことができ、コントロー
ル・メモリを用いたファジィ制御の応用、開発が大幅に
簡略化される。

実施例の説明 第１図はこの発明によるコントロール−メモリ作成装置
の実施例を示すブロック図である。

ファジィ・コントローラ１０はハードウェアで構成され
るもので、これにはアナログ壽タイプとディジタル・タ
イプとがある。アナログ・タイプのファジィ・コントロ
ーラの一例が第２図に示されている。

第２図において、設定されたファジィ推論（モーダス・
ボネンス）のルール（規則、インプリケーション）の数
に相当する数の推論部（個別推論部）１１〜ｉｎが設け
られている。各推論部１１（ｉ−１〜ｎ）は、モーダス
ーボネンスのインプリケーションの前件部におけるファ
ジィ命題の数（ここでは２つ）のメンバーシップ関数回
路（以下ＭＦＣという）　２１．２２を備えている。こ
れらのＭＦＣ２１，２２は対応するルールにおける前件
部で記述されたファジィ集合を表わすメンバーシップ関
数を表わす電圧信号を出力するものである。

モーダス・ボネンスのプレミスが入力になるが、コント
ローラであるから入力は確定値によって表わされ、ＭＦ
Ｃ２１，２２はこれらの入力値に対応するメンバーシッ
プ関数値を出力する。Ｍ　Ｆ　Ｃ２Ｌ２２の出力はＭＩ
Ｎ回路２３に入力し、そのＭＩＮ演算が行なわれる。

一方、ルール（インプリケーション）における後件部で
記述されたファジィ集合を表わすメンバーシップ関数を
発生する回路（以下ＭＦＧという）２４が設けられ、こ
のＭＦＧ２４からは複数本（ｍ本）の出力ライン上に分
布した電圧によって表わされるメンバーシップ関数が出
力され、ＭＩＮｆＥｉｌ路（トランケーション回路）２
５に与えられる。ＭＩＮ回路２５は、Ｍ　Ｆ　Ｇ　２４
から与えられるメンバーシップ関数を表わす電圧値のそ
れぞれとＭＩＮ回路２３から出力される演算結果とのＭ
ＩＮ演算を行ない、推論結果を表わすメンバーシップ関
数をｍ本のライン上に分布した電圧信号の形態で出力す
る。第２図ではｍ本のラインがバスの形態で図示されて
いる。

推論部１１〜１ｎから出力される推論結果は次にＭＡＸ
回路（総合推論部）２６に与えられ、ＭＡ　ＸｅＬ算が
施されたのち、同じようにｍ本のラインに分布した電圧
信号として最終的な推論結果が得られる。推論結果から
確定値出力を得るために確定値演算回路（たとえば重心
回路）２７が設けられている。

このようなファジィ・コントローラ１ｏは、ＭＦＣ２１
，２２、Ｍ　Ｆ　Ｇ　２４に設定されるメンバーシップ
関数の形やルールを設定する機能をもつタイプのもある
し、また、小型コンピュータ１と接続され、このコンピ
ュータ１によってメンバーシップ関数やルールが変更可
能なタイプのものもある。

小型コンピュータ１はＣＲＴＩＡ、本体ＩＢ。

キーボードＩＣ，マウスＩＤを備えている。

ファジィ・コントローラ１ｏは切換スイッチ装置２の切
換スイッチ２八〜２Ｃを介して制御対象３と接続されて
いる。切換スイッチ２Ａ〜２ｃがａ側に接続されると、
制御対象３はファジィ・コントローラ１０によって直接
に接続される。制御対象３から出力される制御量が切換
スイッチ２Ｂ。

２Ｃを通してコントローラ１０にその入力として与えら
れる。コントローラｌＯの推論結果は切換スイッチ２Ａ
を通して操作量として制御対象３に与えられ、制御対象
３が制御される。

ファジィ・コントローラ１０の推論形式、メンバーシッ
プ関数の形状、ルール等を設定、調整、変更しながら制
御対象３に対するファジィ・コントローラｌＯの制御性
能が改善されていく。そして所望の制御性能が保られる
と、切換スイッチ２Ａ〜２Ｃがｂ側に切換えられ、ＦＲ
ＯＭへの書込み処理（コントローラ・メモリの作成処理
）に移る。

制御回路６はファジィゆコントローラ１０の２つの入力
、すなわち制御対象３の制御量に相当するアドレス信号
を一定のアドレス順序で出力するとともに、ＰＲＯＭラ
イタ５のリセット指令、ライト指令を与える。制御回路
６から出力される２つのディジタル争アドレス信号（い
ずれも８ビツト）はＤ／Ａ変換回路４Ｂ、４Ｃでアナロ
グ信号に変換され、切換スイッチ２Ｂ、２Ｃを経てファ
ジィ・コントローラ１０にその入力として与えられる。

一方、ファジィΦコントローラから出力されるアナログ
信号は切換スイッチ２Ａを経てＡ／Ｄ変換回路４Ａに与
えられ、ディジタル信号に変換されて、データとしてＰ
ＲＯＭライタ５に与えられる。制御回路６から出力され
るアドレス信号は擬似の制御量を表わす。この制御量が
入力したときに、この制御量に基づいてコントローラｌ
Ｏで推論された結果が擬似の操作量としてコントローラ
ｌＯから出力され、ＰＲＯＭライタ５に与えられる訳で
ある。制御回路６から出力されるアドレス信号はＰＲＯ
Ｍライタ５にも与えられており、このアドレス信号によ
って指定されるメモリ記憶場所（ＦＲＯＭライタ５内の
バッファ・メモリまたはバッファ・レジスタの記憶場所
）に、そのアドレスに対応する推論結果が書込まれるこ
とになる。

制御回路６は、ＰＲＯＭライタ５を初期化するリセット
信号を出力するとともにＦＲＯＭの１６ビツトのアドレ
ス信号を出力する（最初は０）。アドレス信号はＤ／Ａ
変換回路４Ｂ、４Ｃによって８ビツトずつＤ／Ａ変換さ
れ、ファジィ・コントローラ１０に入力する。この入力
信号に対応する出力信号がＡ／Ｄ変換回路４Ａによって
Ａ／Ｄ変換され、ＰＲＯＭライタ５の並列入力端子に加
えられる。信号が落着いたタイミングで制御回路６はＰ
ＲＯＭライタ５にライト信号を与える。次いで、制御回
路６はアドレスを１進め、同様の動作をアドレスφビッ
トが全て１になるまでくり返す。全アドレスに対するデ
ータがＰＲＯＭライタ５（たとえばＦＲＯＭライタ５内
のバッファ・レジスタ）に記入された後、ＰＲＯＭライ
タ５によりＦＲＯＭへの書込みを実行する。

本発明によれば、ファジィ制御の条件の決定はファジィ
・コントローラで実際に制御しながら行うため、条件の
変更には殆ど時間を要しない（せいぜい１分位）。また
、ＦＲＯＭに書込みを行なうのは、１回のみでよい。よ
って、ＦＲＯＭ完成までに必要な時間が大幅に短縮され
ることとなる。

上記の実施例の説明においては、インターフェイス用の
増幅器やドライバは省略しであるが、必要に応じて使用
することもできる。アナログ信号は単極性としているが
、仮に両極性であっても電圧レベルをシフトするのみで
あり、容易に対応可能である。また、ＦＲＯＭを用いる
かわりにＲＡＭを用いることもできる。この場合、第４
図に示す状態でデータの書込みを行なうこととなる。

さらに上記実施例では、ファジィ・コントローラの制御
性能を特定の制御対象に最もよく適合するように改善し
たのちにメモリにデータを書込んでいるが、ある程度ま
で改善されたときに一旦データをメモリに書込んで、コ
ントローラ・メモリを作成し、このコントローラ・メモ
リを用いて実際に制御対象を制御し、この制御試験結果
を用いてさらにファジィ・コントローラを改善していく
ようにしてもよい。

【図面の簡単な説明】

第１図はこの説明によるコントロール・メモリ作成装置
の実施例を示すブロック図、第２図はアナログφタイプ
のファジィ・コントローラの内部構成を示すブロック図
である。 第３図はファジィ推論結果をストアするメモリを作成す
るための従来の構成例を示す図、第４図は書込まれたデ
ータによって制御対象を制御するときのブロック図であ
る。 ２・・・切換スイッチ装置、 ３・・・制御対象、 ４Ａ・・・Ａ／Ｄ変換回路、 ４Ｂ、４Ｃ・・・Ｄ／Ａ変換回路、 ５・・・ＰＲＯＭライタ、 ６・・・制御回路、 １０・・・ファジィ・コントローラ、 ２０・・・ＦＲＯＭ。

Claims (6)

【特許請求の範囲】
1. （１）所定の制御対象の制御のために所定の制御性能を
   もつように設定されかつハードウェアで構成されたアナ
   ログ・タイプのファジィ・コントローラ、 制御対象から上記ファジィ・コントローラに入力する制
   御量信号と等価なディジタル信号を、書込むべきメモリ
   のアドレスの順序で順次発生するアドレス発生手段、 上記ディジタル信号をアナログ信号に変換して制御量信
   号として上記ファジィ・コントローラに与えるＤ／Ａ変
   換手段、 上記制御量信号の入力に応答して上記ファ ジィ・コントローラから出力される制御対象に与えられ
   るべき操作量を表わす信号をディジタル信号に変換する
   Ａ／Ｄ変換手段、および 上記Ａ／Ｄ変換手段から出力されるディジタル信号を、
   上記メモリの上記制御量信号に対応するアドレスに順次
   書込む書込手段、 を備えたコントロール・メモリの作成装置。
2. （２）制御対象の制御量出力端子と上記Ｄ／Ａ変換手段
   の出力端子とを切換え、かつ制御対象の操作量入力端子
   と上記Ａ／Ｄ変換手段の入力端子とを切換える切換え手
   段を備えている請求項（１）に記載のコントロール・メ
   モリの作成装置。
3. （３）ハードウェアで構成されたファジィ・コントロー
   ラを用い、所定の制御対象の制御のための所定の制御性
   能をもつように上記ファジィ・コントローラを設定し、 制御対象から上記ファジィ・コントローラに入力する制
   御量信号と等価な擬似制御量信号を、書込むべきメモリ
   のアドレスの順序で順次発生させ、これを上記ファジィ
   ・コントローラに与え、この擬似制御量信号の入力に応
   答して上記ファジィ・コントローラから出力され、制御
   対象に与えられるべき操作量を表わす擬似操作量信号を
   メモリに与え、 上記メモリの上記擬似制御量信号に対応するアドレスに
   上記擬似操作量信号を順次書込む、コントロール・メモ
   リの作成方法。
4. （４）上記メモリに書込まれた擬似操作量信号を用いて
   制御対象の制御試験を行ない、所定の制御能力が確認さ
   れたのちに上記擬似操作量信号を第２のメモリに書込む
   、請求項（３）に記載のコントロール・メモリの作成方
   法。
5. （５）上記ファジィ・コントローラがアナログ・タイプ
   のものであり、 上記の擬似制御量信号がディジタル・アドレス信号であ
   ってこれをアナログ制御量信号に変換して上記ファジィ
   ・コントローラに与え、 上記ファジィ・コントローラから出力される擬似操作量
   信号をディジタル信号に変換してメモリに書込む、請求
   項（３）に記載のコントロール・メモリの作成方法。
6. （６）上記フィジィ・コントローラがディジタル・タイ
   プのものであり、 上記擬似制御量信号および上記擬似操作量信号がともに
   ディジタル信号である、 請求項（３）に記載のコントロール・メモリの作成方法
   。