JPH0221656B2 - - Google Patents
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- JPH0221656B2 JPH0221656B2 JP58122590A JP12259083A JPH0221656B2 JP H0221656 B2 JPH0221656 B2 JP H0221656B2 JP 58122590 A JP58122590 A JP 58122590A JP 12259083 A JP12259083 A JP 12259083A JP H0221656 B2 JPH0221656 B2 JP H0221656B2
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- metal
- internal
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W76/60—Seals
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W72/541—Dispositions of bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、微細化された内部電極を持つ半導体
装置用セラミツクパツケージであつて、高度に集
積化された回路素子を高信頼度に搭載することを
可能にした半導体装置用セラミツクパツケージに
関する。
装置用セラミツクパツケージであつて、高度に集
積化された回路素子を高信頼度に搭載することを
可能にした半導体装置用セラミツクパツケージに
関する。
近年、半導体素子（以下素子という）の飛躍的
な集積度向上に伴つて、微細な金属細線接続部
（以下内部電極という）を有し、多くの外部導出
用金属ピンを有する半導体装置用パツケージが望
まれ、その１種としてピン・グリツド・アレイ
（pin Grid Array）と称する数十本〜数百本の外
部導出用電極として金属ピンを植設した半導体装
置が出現している。
な集積度向上に伴つて、微細な金属細線接続部
（以下内部電極という）を有し、多くの外部導出
用金属ピンを有する半導体装置用パツケージが望
まれ、その１種としてピン・グリツド・アレイ
（pin Grid Array）と称する数十本〜数百本の外
部導出用電極として金属ピンを植設した半導体装
置が出現している。
従来のかゝる半導体装置を第１図、第２図、第
３図に示す。第１図は部分破断平面図であり、第
２図は第１図のＡ−Ａ線によつて切断した断面図
であり、第３図は第２図の要部拡大図である。従
来かゝる半導体装置の構成は第１図から第３図に
見られるとおり、セラミツク生テープ上にスクリ
ーン印刷技法を用いてタングステン等のペースト
により導体金属層５を形成し、続いてスルーホー
ル４の導通をとり、公知技法により積層し、焼結
一体化したセラミツク基体１をベースとし、該基
体１の外表面上の導体金属層５に、ニツケルメツ
キ６を施した後、該基体１の裏面における所定位
置に外部導出用金属ピン８をロー付法により植設
し、次にこのロー付部分及び金属部にニツケルメ
ツキを施した後金メツキ法により金属７で覆つて
いる。その際外部導出用金属ピンもニツケル及び
金の被膜で覆われる。（図示せず）又セラミツク
製キヤツプ１０は内部配線１１の外端部を露出さ
せた状態で低融点ガラス９により封止されるのが
通常である。
３図に示す。第１図は部分破断平面図であり、第
２図は第１図のＡ−Ａ線によつて切断した断面図
であり、第３図は第２図の要部拡大図である。従
来かゝる半導体装置の構成は第１図から第３図に
見られるとおり、セラミツク生テープ上にスクリ
ーン印刷技法を用いてタングステン等のペースト
により導体金属層５を形成し、続いてスルーホー
ル４の導通をとり、公知技法により積層し、焼結
一体化したセラミツク基体１をベースとし、該基
体１の外表面上の導体金属層５に、ニツケルメツ
キ６を施した後、該基体１の裏面における所定位
置に外部導出用金属ピン８をロー付法により植設
し、次にこのロー付部分及び金属部にニツケルメ
ツキを施した後金メツキ法により金属７で覆つて
いる。その際外部導出用金属ピンもニツケル及び
金の被膜で覆われる。（図示せず）又セラミツク
製キヤツプ１０は内部配線１１の外端部を露出さ
せた状態で低融点ガラス９により封止されるのが
通常である。
しかるに、最近集積精度が高くなるにつれて内
部配線１１及び外部導出用金属ピン８の数が増加
し、特に内部配線１１の一端部である内部電極３
は、微細化され、その巾は50〜150μ、又ピツチ
は0.1〜0.4mmを求められスクリーン印刷技法の限
度寸法を越えようとしている。そのうえ微細化さ
れた内部電極をスクリーン印刷により形成した場
合は、その断面が半円形となり平担部が得られな
い状態となり、ワイヤボンデイング作業を困難に
している。一方安価な半導体装置の要求によつて
貴金属等の使用を必要最小限にとどめたい意向が
あり、それらの欠点や要求を解決すべく内部電極
及び半導体素子搭載部を共にアルミニウム系金属
の蒸着又はスパツタリングによつて形成する方法
が提案された。しかし、この提案は、アルミニウ
ム系金属表面が酸化する問題点があり特に半導体
素子搭載部における素子接着に有効な低融点合金
ができにくく、接着強度の低下を招き実用に供す
ることが難しいという欠点をもつている。
部配線１１及び外部導出用金属ピン８の数が増加
し、特に内部配線１１の一端部である内部電極３
は、微細化され、その巾は50〜150μ、又ピツチ
は0.1〜0.4mmを求められスクリーン印刷技法の限
度寸法を越えようとしている。そのうえ微細化さ
れた内部電極をスクリーン印刷により形成した場
合は、その断面が半円形となり平担部が得られな
い状態となり、ワイヤボンデイング作業を困難に
している。一方安価な半導体装置の要求によつて
貴金属等の使用を必要最小限にとどめたい意向が
あり、それらの欠点や要求を解決すべく内部電極
及び半導体素子搭載部を共にアルミニウム系金属
の蒸着又はスパツタリングによつて形成する方法
が提案された。しかし、この提案は、アルミニウ
ム系金属表面が酸化する問題点があり特に半導体
素子搭載部における素子接着に有効な低融点合金
ができにくく、接着強度の低下を招き実用に供す
ることが難しいという欠点をもつている。
本発明はかゝる欠点を除去し、素子接着に関す
る高い信頼性を付与し、又内部電極の微細化を実
現して高信頼度のワイヤボンデイング性を兼ね備
えた半導体装置を提供することを目的としてい
る。
る高い信頼性を付与し、又内部電極の微細化を実
現して高信頼度のワイヤボンデイング性を兼ね備
えた半導体装置を提供することを目的としてい
る。
即ち、前記半導体素子搭載部の素子接着層を蒸
着法又はスパツタ法を用いた金又は銀の薄層に形
成し、又前記内部電極を一端部とする内部配線を
アルミニウム系金属の薄層に形成し、前記搭載部
及び内部配線の全部を内包するようにセラミツク
製キヤツプを封止したことを特徴とする半導体装
置用セラミツクパツケージを提供するものであ
る。
着法又はスパツタ法を用いた金又は銀の薄層に形
成し、又前記内部電極を一端部とする内部配線を
アルミニウム系金属の薄層に形成し、前記搭載部
及び内部配線の全部を内包するようにセラミツク
製キヤツプを封止したことを特徴とする半導体装
置用セラミツクパツケージを提供するものであ
る。
以下に本発明の構成を図面を用いて実施例に基
づき説明する。
づき説明する。
実施例 １
第４図は本発明の一実施例のうち、キヤビテイ
を有する半導体装置用セラミツクパツケージ断面
の要部拡大図である。セラミツク基体１３は個々
のセラミツク生シートにタングステン等導体金属
をスクリーン印刷し、これを公知の積層法により
積層し、スルーホール１４を形成し、後焼結一体
化したものである。前記スルーホール１４の両端
部にはニツケルメツキ層１５，１６が施されてお
り、外部導出用金属ピン１７がニツケルメツキ層
１５を介してロー付法により植設されている。
かゝる構造のパツケージを用意し、素子搭載部の
素子接着層１８は蒸着により銀の薄膜を形成す
る。その厚みは４〜8μの範囲にあればよい。即
ち4μではAu−Siプリフオームの加熱により溶解
時に銀の被着層を溶蝕するため素子の接着性を悪
くし又8μ以上である場合は勿論接着は可能であ
るが必要以上の厚みを施すことになりコスト増と
なる。なお必要に応じ銀の下地としてクロム・チ
タン等の1μ以下の薄層を蒸着する場合もある。
次に内部電極１９を一端部とする内部配線２０を
同時に蒸着（スパツタ法も含む）によつてアルミ
ニウム系金属薄膜を約4μの厚みに一体に形成し、
スルーホール１４との導通をとるため、その一端
に施したニツケル層１６を覆るようにする。素子
搭載後に取りつけられるセラミツクキヤツプ２１
は内部電極１９及び内部配線２０のアルミニウム
系金属膜の酸化を防ぐため、それらが完全に内包
されるように封止部２２を低融点ガラスによつて
形成されている。
を有する半導体装置用セラミツクパツケージ断面
の要部拡大図である。セラミツク基体１３は個々
のセラミツク生シートにタングステン等導体金属
をスクリーン印刷し、これを公知の積層法により
積層し、スルーホール１４を形成し、後焼結一体
化したものである。前記スルーホール１４の両端
部にはニツケルメツキ層１５，１６が施されてお
り、外部導出用金属ピン１７がニツケルメツキ層
１５を介してロー付法により植設されている。
かゝる構造のパツケージを用意し、素子搭載部の
素子接着層１８は蒸着により銀の薄膜を形成す
る。その厚みは４〜8μの範囲にあればよい。即
ち4μではAu−Siプリフオームの加熱により溶解
時に銀の被着層を溶蝕するため素子の接着性を悪
くし又8μ以上である場合は勿論接着は可能であ
るが必要以上の厚みを施すことになりコスト増と
なる。なお必要に応じ銀の下地としてクロム・チ
タン等の1μ以下の薄層を蒸着する場合もある。
次に内部電極１９を一端部とする内部配線２０を
同時に蒸着（スパツタ法も含む）によつてアルミ
ニウム系金属薄膜を約4μの厚みに一体に形成し、
スルーホール１４との導通をとるため、その一端
に施したニツケル層１６を覆るようにする。素子
搭載後に取りつけられるセラミツクキヤツプ２１
は内部電極１９及び内部配線２０のアルミニウム
系金属膜の酸化を防ぐため、それらが完全に内包
されるように封止部２２を低融点ガラスによつて
形成されている。
実施例 ２
本発明は、第５図に示したごとく、キヤビテイ
ーを有しない平担な半導体装置用セラミツクパツ
ケージに関するものであり、生セラミツクシート
にタングステンペーストをスクリーン印刷法によ
り施し公知の技法により積層焼結一体化してスル
ーホール部２４を有するセラミツク基体２３を得
る。次にニツケルメツキによりスルーホールの両
端をニツケル層２５，２６で覆う、外部導出用ピ
ン２７がニツケル層２５を介してロー付法により
取り付けられる。次の段階で素子搭載部の素子接
着層２８は蒸着又はスパツタ法により金の薄層を
形成する。その厚みは１〜5μの範囲であればよ
く、限定理由は実施例１と同様である。次に内部
電極２９を一端部とする内部配線３０を実施例１
と同様にアルミニウム系金属の蒸着によつて形成
し、スルーホール部と接続させるためニツケル層
２６を覆うようにする。セラミツクキヤツプ３１
は封止部３２を樹脂接着剤を利用して前記内部配
線を覆うように封止する。
ーを有しない平担な半導体装置用セラミツクパツ
ケージに関するものであり、生セラミツクシート
にタングステンペーストをスクリーン印刷法によ
り施し公知の技法により積層焼結一体化してスル
ーホール部２４を有するセラミツク基体２３を得
る。次にニツケルメツキによりスルーホールの両
端をニツケル層２５，２６で覆う、外部導出用ピ
ン２７がニツケル層２５を介してロー付法により
取り付けられる。次の段階で素子搭載部の素子接
着層２８は蒸着又はスパツタ法により金の薄層を
形成する。その厚みは１〜5μの範囲であればよ
く、限定理由は実施例１と同様である。次に内部
電極２９を一端部とする内部配線３０を実施例１
と同様にアルミニウム系金属の蒸着によつて形成
し、スルーホール部と接続させるためニツケル層
２６を覆うようにする。セラミツクキヤツプ３１
は封止部３２を樹脂接着剤を利用して前記内部配
線を覆うように封止する。
実施例 ３
本実施例は第６図に示したごとく、素子搭載部
の他は実施例２と全く同様な構造である。本実施
例では、アルミニウム系金属を蒸着又はスパツタ
法により、素子搭載部の下地部３２及び内部電極
２９を含む内部配線３０をスルーホール端部２６
を覆うようにして、厚さ２〜6μの薄層を形成す
る。次に前記下地層３２の上に金を蒸着又はスパ
ツタ法により厚さ0.5〜1μの薄層を被着させて素
子接着層３３を形成する。
の他は実施例２と全く同様な構造である。本実施
例では、アルミニウム系金属を蒸着又はスパツタ
法により、素子搭載部の下地部３２及び内部電極
２９を含む内部配線３０をスルーホール端部２６
を覆うようにして、厚さ２〜6μの薄層を形成す
る。次に前記下地層３２の上に金を蒸着又はスパ
ツタ法により厚さ0.5〜1μの薄層を被着させて素
子接着層３３を形成する。
なお、前記実施例において、セラミツク基体上
にアルミニウム系金属の薄層を蒸着形成する場
合、必要に応じチタン又はクロム1μ以下を下地
蒸着することができる。
にアルミニウム系金属の薄層を蒸着形成する場
合、必要に応じチタン又はクロム1μ以下を下地
蒸着することができる。
以上説明したように本発明の構成による半導体
装置用セラミツクパツケージは、半導体素子搭載
部の接着層を金又は銀の薄層とすることによつ
て、接着強度が得られ信頼性の高い素子搭載を可
能とし、又アルミニウム系金属の蒸着又はスパツ
タ法によつて従来のシルクスクリーン法では実施
困難であつた内部電極の微細化を可能にし、又平
担化することにより高度に集積された半導体素子
からの金属細線の接続をも容易にしたものであ
る。更にはキヤツプシールを低融点ガラス又は樹
脂接着剤で行い、シール後に酸化腐蝕し易いアル
ミニウム系金属が外部に露出しないように被覆封
止することを可能とした。又外部導出用金属ピン
への金メツキを除くことができコスト低減に効果
がある。
装置用セラミツクパツケージは、半導体素子搭載
部の接着層を金又は銀の薄層とすることによつ
て、接着強度が得られ信頼性の高い素子搭載を可
能とし、又アルミニウム系金属の蒸着又はスパツ
タ法によつて従来のシルクスクリーン法では実施
困難であつた内部電極の微細化を可能にし、又平
担化することにより高度に集積された半導体素子
からの金属細線の接続をも容易にしたものであ
る。更にはキヤツプシールを低融点ガラス又は樹
脂接着剤で行い、シール後に酸化腐蝕し易いアル
ミニウム系金属が外部に露出しないように被覆封
止することを可能とした。又外部導出用金属ピン
への金メツキを除くことができコスト低減に効果
がある。
第１図は従来の半導体装置用セラミツクパツケ
ージの部分破断平面図、第２図は第１図のＡ−Ａ
部で切断した断面図、第３図は第２図の要部拡大
図、第４図、第５図、第６図は本発明の実施例に
よるパツケージ断面の要部拡大図である。 １，１３，２３……セラミツク基体、２……素
子搭載部、３，１９，２９……内部電極、４，１
４，２４……スルーホール、６，１５，１６，２
５，２６……ニツケルメツキ層、８，１７，２７
……外部導出用金属ピン、９，２２，３２……封
止部、１０，２１，３１……シール用セラミツク
キヤツプ、１１，２０，３０……内部配線、１
８，２８，３３……素子接着層。
ージの部分破断平面図、第２図は第１図のＡ−Ａ
部で切断した断面図、第３図は第２図の要部拡大
図、第４図、第５図、第６図は本発明の実施例に
よるパツケージ断面の要部拡大図である。 １，１３，２３……セラミツク基体、２……素
子搭載部、３，１９，２９……内部電極、４，１
４，２４……スルーホール、６，１５，１６，２
５，２６……ニツケルメツキ層、８，１７，２７
……外部導出用金属ピン、９，２２，３２……封
止部、１０，２１，３１……シール用セラミツク
キヤツプ、１１，２０，３０……内部配線、１
８，２８，３３……素子接着層。
Claims (1)
- １ 半導体素子搭載部と、半導体素子の電極から
金属細線によつて接続されるべき内部電極と、該
内部電極を一端部とする内部配線と、該内部配線
と電気的に接続するスルーホール部とを有し、該
スルーホール部の他端にはロー付により外部導出
用金属ピンが植設されてなる半導体装置用セラミ
ツクパツケージにおいて、前記半導体素子搭載部
の素子接着層を蒸着法又はスパツタ法を用いた金
又は銀の薄層に形成し、又前記内部電極を一端部
とする内部配線をアルミニウム系金属の薄層に形
成し、前記搭載部及び内部配線の全部を内包する
ようにセラミツク製キヤツプを封止したことを特
徴とする半導体装置用セラミツクパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122590A JPS6014457A (ja) | 1983-07-06 | 1983-07-06 | 半導体装置用セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122590A JPS6014457A (ja) | 1983-07-06 | 1983-07-06 | 半導体装置用セラミツクパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014457A JPS6014457A (ja) | 1985-01-25 |
| JPH0221656B2 true JPH0221656B2 (ja) | 1990-05-15 |
Family
ID=14839687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122590A Granted JPS6014457A (ja) | 1983-07-06 | 1983-07-06 | 半導体装置用セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014457A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0211348U (ja) * | 1988-07-04 | 1990-01-24 | ||
| JP6312256B2 (ja) * | 2014-12-09 | 2018-04-18 | Ｎｇｋエレクトロデバイス株式会社 | 電子部品収納用パッケージ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126951A (en) * | 1980-03-12 | 1981-10-05 | Hitachi Ltd | Semicondutor device |
| JPS56137659A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and its manufacture |
-
1983
- 1983-07-06 JP JP58122590A patent/JPS6014457A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014457A (ja) | 1985-01-25 |
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