JPH02216700A - 内容参照メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルに関し、特に内容参照メモリセルに
関するものである。

〔従来の技術〕

第５図は連想記憶装置に用いられているＣＭＯＳスタテ
ィック型記憶セルの一従来例を示す回路図である。この
セルの詳細はｒ１９Ｂ５年、ＦＦＢ　　Ｉ　Ｓ　Ｓ　Ｃ
Ｃ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｔｄ−５ｔａ
ｔｅ　Ｃ１−ｒｃｕｉｔ　Ｃｏｎｆｅｒｅｎｃｅ）　　
４５頁」に記載されている。

第５図に示す記憶セルは、通常の記憶動作を行なうセル
部Ｓと、検索動作を行なう排他的ＮＯＲ（Ｅｘｃｌｕｓ
ｉｖｅ　Ｎ０Ｒ）部ＥＮとから構成されている。

セル部Ｓはフリツブフロップ動作を行なうように接続さ
れた２つのＣＭＯＳインバータ回路と、ゲート端子がワ
ード線ＷＬに接続されたＮチャネルＭＯ５型トランジス
タ（以下ｒＮＭＯ３トランジスタ」と記載する）を用い
て、それぞれインバータ回路とそれぞれのビット線ＢＬ
、ＢＴとの情報の伝達を行なうトランスファゲートＳｌ
、Ｓ２とにより構成されている。排他的ＮＯＲ部ＥＮは
ワイヤード・アンドとなるように接続されたＮＭｏ５ト
ランジスタで構成されている。

このように構成された記憶セルを用いた連想記憶装置に
おいて、連想記憶装置の基本機能である検索動作を行な
う場合には、検索動作を行なう前に予めビット線ＢＬ、
Ｂ工をロウレベル状態としてマツチ線ＭＬを電源電位（
ＶＤＤ電位）にプリチャージしておき、検索情報とこの
情報と極性が逆となる反転検索情報とがそれぞれグラン
ドレベル（通常ＯＶ）にブリディスチャージされたビッ
ト線ＢＬ、ＢＴに供給される。そして、ビット線ＢＬ、
Ｂ石に供給された検索情報とセル部Ｓに記憶されている
記憶情報とが一致した場合には、マツチ線ＭＬは■ｌ、
。電位に保持されて、このマツチ線ＭＬに接続された記
憶セルに検索情報と同一の情報が記憶されていることに
なる。

また、セル部Ｓに記憶されている情報をビット線ＢＬ、
Ｂ工に読み出す動作を行なう場合には、通常は読み動作
を開始する前に予めビット線をＶｅｔ＋電位にプリチャ
ージしておき、ビットＷＢＬ。

Ｗｌのプリチャージが終了した後に、トランスファゲー
トＳ１．Ｓ２のゲート端子に接続されたワードＩＷＬを
ハイレベル状態にすることにより、トランスフアゲ−）
Ｓｌ、Ｓ２が導通状態となり、このトランスファゲート
Ｓ１．Ｓ２を介してセル部Ｓに記憶されている情報がピ
ント線ＢＬ、ＢＬに伝達されて読み出されることになる
。

〔発明が解決しようとする課題〕

このように、読み出し動作開始前におけるピント線ＢＬ
、ＢＴの電位はｖＤＤ電位にプリチャージされているが
、検索動作開始前におけるビット線ＢＬ、ＢＬはグラン
ドレベルにブリディスチャージされている。すなわち、
ビットｉＢＬ、ＢＬは連想記憶装置の動作モードが変わ
る毎に、プリチャージされたリブリゾイスチャージされ
たりすることになる。このために、このプリチャージ、
ブリディスチャージを行なうための電力および時間が、
動作モードが変わる毎に必要となり、低消費電力化、高
速化の障害となっていた。

ところで、読み出し動作開始前に、ピント線ＢＬ、　Ｂ
τの■。、電位へのプリチャージを行なわず、ビット線
ＢＬ、ＢＬがグランドレベルにディスチャージされた状
態であっても、セル部Ｓに記憶された情報の読み出し動
作を行なうことはできる。

しかしながら、例えばハイレベルの記憶情報がインバー
タ回路の出力端子からトランスファゲートＳＬ、Ｓ２を
介してビット線ＢＬ、ＢＬに送出される場合には、トラ
ンスファゲートＳｔ、３２としてはＮＭＯ３トランジス
タを用いているために、ビット線ＢＬ、ＢＬがグランド
レベル（通常ＯＶ）から（■。。−ＶＴ）電位（ＶＴは
ＮＭＯ３トランジスタのスレンショルド電圧）まで上昇
すると、トランスフアゲ−）Ｓｔ、Ｓ２は非導通状態と
なる。また、トランスフアゲ−）Ｓｌ、Ｓ２のソース端
子電位が上昇するためにバンクゲートバイアス効果によ
りＶＴが太き（なる、このために、ビット線ＢＬ、ＢＬ
は余裕を持った読み出し動作を行なうために必要な電位
まで上昇しないことになる。さらに、ビット線ＢＬ、Ｂ
工の電位が上昇して、トランスファゲート３１．３２の
ソース・ドレイン間の電位差が小さ（なると、ビット線
ＢＬ「１の電位上昇速度が遅くなる。このために、セル
部Ｓからのビア）線ＢＬ、ＢＴへの情報の送出が遅れ、
読み出し速度が遅くなり特性の低下を招くことにもなる
。

従って、読み出し動作開始前のビット線ＢＬ。

ＢＬのプリチャージを行なわず、ビット線ＢＬ。

丁工がグランドレベル状態で読み出し動作を行なう場合
には、動作モード毎にビット、ＩＢＬ、ＢＬをプリチャ
ージする必要はなくなる反面、上述した特性の低下を考
慮した設計を行わなければならず、大きな動作マージン
をとることが困難となる。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、低消費電力化および高速化を図
り、読み出し動作を安定かつ確実に行なうことができる
内容参照メモリセルを得ることにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明による内容参照
メモリセルは、ソース又はドレインが一方のビット線に
接続されてワード線の電位により導通制御される第１導
電形の第１のＭＯＳトランジスタと、ソース又はドレイ
ンが他方のビット線に接続されてワード線の電位により
導通制御される第１導電形の第２のＭＯＳトランジスタ
と、第１導電形の第１および第２のＭＯＳトランジスタ
を介して一方および他方のビット線との情報の伝達が行
なわれて情報が記憶される情報保持回路と、この情報保
持回路に記憶された情報と一方および他方のビット線に
与えられた情報との比較を行ない、２つの情報が一致し
た場合にはマツチ線の電位を保持し、２つの情報が不一
致の場合にはマツチ線の電位を反転させる検索回路とを
備え、検索回路は第１導電形の第３のＭＯＳトランジス
タと第２導電形の第４のＭＯＳトランジスタとを有し、
第３のＭＯＳトランジスタは情報保持回路の入出力端子
の電位により導通制御され、第４のＭＯＳトランジスタ
はビット線の電位により導通制御されるようにしたもの
である。

〔作用〕

本発明による内容参照メモリセルにおいては、情報保持
回路に記憶された情報とそれぞれのビット線に与えられ
た情報との検索動作が検索回路により行なわれる前に予
め設定されるそれぞれのビット線の電位と、情報保持回
路への情報の書き込み動作および情報保持回路に記憶さ
れた情報の読出し動作が行なわれる前に予め設定される
それぞれのビット線の電位とは同じになり、それぞれの
動作が開始される前毎にビット線の電位を変更する必要
がなくなる。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は本発明による内容参照メモリセルの第１の実施
例を示す回路図である。この内容参照メモリセルは、情
報保持回路１．第１．第２のＭＯＳトランジスタとして
のトランスファゲート２゜３、検索回路４．ワード線Ｗ
Ｌ、　　ビット線ＢＬ。

丁１．マγチ線ＭＬから構成されている。情報保持回路
１は、トランスファゲート２を介してビット線ＢＬに接
続されているとともに、トランスファゲート３を介して
ビット線ＢＬに接続されている。この情報保持回路１に
は、書き込み動作時においてビット線ＢＬから与えられ
る情報およびビット線「ｌから与えられる上記情報と極
性が逆となる情報とが記憶されているものである。さら
に、情報保持回路１においては、読み出し動作時におい
て、情報保持回路１に記憶された情報がトランスファゲ
ート２．３を介してビット！ＩＢＬ、ＢＬに送出される
ものである。

トランスファゲート２．３としてはＮＭＯＳトランジス
タが用いられ、トランスファゲート２゜３はワードｖＡ
ＷＬから与えられる信号により導通、非導通が制御され
ており、情報保持回路１とビット線ＢＬ、ＢＬとの情報
の伝達を行なうものである。情報保持回路１は、ＣＭＯ
Ｓインバータの入力端子と出力端子を互いに接続して構
成している。

検索回路４はＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタの両方で構成されている。第３のトランジスタとし
てのＮＭＯＳトランジスタ５は、そのゲート端子がトラ
ンスファゲート３のソース端子に接続され、そのソース
端子がグランドに接続されており、そのドレイン端子が
第４のトランジスタとしてのＰＭＯＳトランジスタフの
ドレイン端子に接続されている。ＰＭＯＳトランジスタ
フは、そのゲート端子がビット線百工に接続され、その
ソース端子がマンチＩＭＬに接続されている。

第３のトランジスタとしてのＮＭＯＳトランジスタロは
、そのゲート端子がトランスファゲート２のソース１子
に接続され、そのソース端子がグランドに接続され、そ
のドレイン端子が第４のトランジスタとしてのＰＭＯＳ
　トランジスタ８のドレイン端子に接続されている。Ｐ
ＭＯＳトランジスタ８は、そのゲート端子がビット線Ｂ
Ｌに接続され、そのソース端子がマツチ線ＭＬに接続さ
れている。

次に、このように構成された内容参照メモリセルの検索
動作、書き込み動作および読み出し動作を説明する。ま
ず、はじめに検索動作について説明する。検索動作が開
始される前には、ビット線ＢＬ、百１は予め電源電位（
通常５Ｖ）にプリチャージされている。その後にマツチ
線ＭＬは電源電位ＶＣＣにプリチャージされる。また、
情報保持回路１に例えば「１」の情報（ノードＮ１はＨ
レベル、ノードＮ２はＬレベル）が記憶されている場合
には、ＮＭＯＳトランジスタ５のゲート端子はＬレベル
、ＮＭＯＳトランジスタロのゲート端子はＨレベルとな
り、ＮＭＯＳトランジスタ５は非導通状態、ＮＭＯＳト
ランジスタロは導通状態となっている。

このように、ビット線ＢＬ、ＢＬがプリチャージされ、
マツチ線ＭＬがプリチャージされた状態で、検索情報が
ビット線ＢＬに与えられるとともに、この検索情報と極
性が逆となる反転検索情報がビット線「工に与えられる
ことにより検索動作が行なわれる０例えば、ビット線Ｂ
ＬにＨレベル、ビット線「１にＬレベルを与えると、Ｐ
ＭＯＳトランジスタ７のゲート端子はＬレベル、ＰＭＯ
Ｓトランジスタ８のゲート端子はＨレベルとなり、ＰＭ
Ｏ３トランジスタフは導通状態、ＰＭＯ３トランジスタ
８は非導通状態となり、マツチ線ＭＬの電位はＶＣＣ電
位に保持された状態のままとなる。

一方、ビット線ＢＬにＬレベルの検索情報、ビット線π
ｌにＨレベルの反転検索情報が与えられると、ＰＭＯＳ
トランジスタ７のゲート端子はＨレベル、ＰＭＯ３トラ
ンジスタ８のゲート端子はＬレベルとなり、ＰＭＯ３ト
ランジスタフは非導通状態、ＰＭＯ３トランジスタ８は
導通状態となり、マツチ線ＭＬからＰＭＯ３トランジス
タ８．ＮＭＯＳトランジスタ６を介してグランドに電流
が流れ込み、マツチ線ＭＬの電位はグランド電位となる
。したがって、検索情報と情報保持回路１に記憶された
記憶情報とが一致した場合は、マツチ線ＭＬの電位はＶ
ＣＣ電位に保持され、検索情報と記憶情報とが一致しな
い場合には、マツチ線ＭＬの電位はグランド電位となる
。このようにして、検索情報と一致する情報が記憶され
た記憶セルを探し出して検索動作が行なわれる。

次に、書き込み動作について説明する。書き込み動作に
おいて、ビット線ＢＬ、ＢＴを電源電位にプリチャージ
してお（、そして、ワード線ＷＬをＨレベル状態にする
ことでトランスファゲート２．３を導通状態にして、書
き込み情報がビット線ＢＬに与えられるとともに、書き
込み情報と極性が逆となる書き込み反転情報がビット線
ＢＬに与えられ、書き込み情報がトランスファゲート２
を介し、また書き込み反転情報がトランスファゲート３
を介して情報保持回路ｌに与えられて、書き込み情報お
よび書き込み反転情報が情報保持回路１に書き込まれる
ことになる。

読み出し動作においても、予めビット線ＢＬ。

１１のプリチャージを行ない、情報保持回路１に記憶さ
れた情報はそれぞれトランスファゲート２３を介してビ
ット線ＢＬ、ＢＬに送出され、ビット線ＢＬ、ＢＴに接
続された出力回路（図示せず）を経て読み出される。

以上説明したように、ビット線により導通制御される検
索回路４のＭＯＳトランジスタをＰＭＯ８にしたので、
ビットｉＢＬ、ＢＬをプリチャージした状態において検
索動作、読み出し動作および書き込み動作を開始するこ
とが可能となる。

第２図は、本発明の第２の実施例を示す回路図である。

第１図で示した情報保持回路１のＣＭＯＳインバータを
抵抗負荷形インバータに置き換え、またトランスファゲ
ート２’、３’をＰＭＯＳトランジスタで構成した。ま
た、検索回路４において、ビット線で導通制御されるＭ
ＯＳトランジスタをＮＭＯＳトランジスタ１３．１４に
し、情報保持回路の出力端子で導通制御されるＭＯＳト
ランジスタをＰＭＯ３トランジスタ１１．１２で構成し
、ＰＭＯＳトランジスタ１１．１２のソース端子が電位
ＶＣＣの電源に接続されており、ドレイン端子はそれぞ
れＮＭＯＳトランジスタ１３．１４のドレイン端子に接
続されている。また、ＮＭＯＳトランジスタ１３．１４
のソース端子はマンチｉＭ工に接続されている。トラン
スファゲート２’、３’をＰＭＯＳトランジスタにした
ので、読み出し開始前にビット線ＢＬ、Ｂ工をグランド
電位（通常ＯＶ）にプリディスチャージすることにより
、安定に読み出しを行なうことができる。

ただし、ワードｇＷＬは読み出し、書き込み時にはＬレ
ベルにしなければならない。また、内容検索する場合に
も、ビン）ｆｉＢＬ、ＢＬをプリディスチャージし、そ
の後マツチ線ＭＬをプリディスチャージし、参照したい
情報をビット線ＢＬ、ＢＬに与えることにより、一致し
た場合にはマツチＩＭ工のグランド電位を保持し、不一
致の場合にはマツチ線舒工の電位は電源電位ＶＣＣとな
る。

上記実施例（第１図、第２図）における不具合な部分に
ついて以下、第１図の実施例で説明する。

検索動作時にそれぞれのビット線ＢＬ、ＢＴに検索情報
が与えられると、ＰＭＯＳトランジスタ７かＰＭＯＳト
ランジスタ８のどちらか一方は必ず導通状態となる。こ
のために、検索情報と記憶情報が一致した場合において
も、検索動作開始前に予めプリチャージされたマツチ線
ＭＬに蓄積された電荷が導通状態にあるＰＭＯＳ　トラ
ンジスタフを介して容量９に、またはＰＭＯＳトランジ
スタ８を介して容量１０に流れ込み、マツチ線ＭＬの電
位が低下して誤動作するおそれがある。容量９およびｌ
Ｏは、ＮＭＯＳトランジスタ５のドレイン端子とＰＭＯ
Ｓトランジスタフのドレイン端子との接続点およびＮＭ
ＯＳトランジスタロのドレイン端子とＰＭＯＳトランジ
スタ８のドレイン端子との接続点に、ＭＯＳトランジス
タの製造工程において形成されてしまう容量である。

上記不具合を解消した回路を第３図に示す。第３図に示
したメモリセルは上述した検索情報と記憶情報との一致
時におけるマツチ線ＭＬの電位の低下（場合によっては
上昇）を防止するために、検索回路４において、ソース
端子がマツチ線ＭＬと接続されているＰＭＯＳトランジ
スタ１７，１８のゲート端子をそれぞれノードＮｌ、Ｎ
２に接続し、ソース端子がグランドに接続されているＮ
ＭＯＳトランジスタ１５．１６のゲート端子をそれぞれ
ビット線ＢＬ、Ｂ工に接続するように構成することによ
り、例えば、情報保持回路ｌに「１」の情報（ノードＮ
１がＨレベル、ノードＮ２がＬレベル）が記憶されてい
る場合には、ＰＭＯＳトランジスタ１８が導通状態にあ
るので、マツチ線ＭＬのプリチャージを行なった時に容
量１０も同時に充電されることになる。このために、ビ
ット線ＢＬにＨレベル、ビット線■１にＬレベルの情報
が与えられて、検索情報と記憶情報が一致しても、ＰＭ
Ｏ３Ｉ−ランジスタＩ８を介して容量９に電荷は流れ込
まず、マツチ線ＭＬは電源電位を保持することになる。

第４図はトランスファゲートがＮＭＯＳトランジスタの
場合のマツチ線Ｖ工の電位上昇を防止するように検索回
路４を構成している。ただし、情報保持回路１のインバ
ータ部の負荷としてＮＭＯＳトランジスタのオン抵抗を
利用した例を示す。

〔発明の効果〕

以上説明したように本発明は、検索回路をＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタの両方で構成したこと
により、読み出し、書き込みおよび内容検索の各動作モ
ード開始前に従来行なっていたビット線の電位変更が必
要なくなり、消費電力の低減と高速化が図られる効果が
ある。

【図面の簡単な説明】

第１図〜第４図は本発明の第１〜第４の実施例を示す回
路図、第５図は従来の内容参照メモリセルを示す回路図
である。 １・・・情報保持回路、２．３・・・トランスファゲー
ト、４・・・検索回路、５，６・・・ＮＭＯＳトランジ
スタ、７，８・・・ＰＭＯ３Ｉ−ランジスタ。

Claims (1)

【特許請求の範囲】
1. ソース又はドレインが一方のビット線に接続されてワー
   ド線の電位により導通制御される第１導電形の第１のＭ
   ＯＳトランジスタと、ソース又はドレインが他方のビッ
   ト線に接続されてワード線の電位により導通制御される
   第１導電形の第２のＭＯＳトランジスタと、第１導電形
   の第１および第２のＭＯＳトランジスタを介して一方お
   よび他方のビット線との情報の伝達が行なわれて情報が
   記憶される情報保持回路と、この情報保持回路に記憶さ
   れた情報と一方および他方のビット線に与えられた情報
   との比較を行ない、前記２つの情報が一致した場合には
   マッチ線の電位を保持し、前記２つの情報が不一致の場
   合にはマッチ線の電位を反転させる検索回路とを備え、
   前記検索回路は第１導電形の第３のＭＯＳトランジスタ
   と第２導電形の第４のＭＯＳトランジスタとを有し、第
   ３のＭＯＳトランジスタは前記情報保持回路の入出力端
   子の電位により導通制御され、第４のＭＯＳトランジス
   タはビット線の電位により導通制御されることを特徴と
   する内容参照メモリセル。