JPH02216846A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

Info

Publication number
JPH02216846A
JPH02216846A JP1072064A JP7206489A JPH02216846A JP H02216846 A JPH02216846 A JP H02216846A JP 1072064 A JP1072064 A JP 1072064A JP 7206489 A JP7206489 A JP 7206489A JP H02216846 A JPH02216846 A JP H02216846A
Authority
JP
Japan
Prior art keywords
silicide
semiconductor device
region
manufacturing
tab
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1072064A
Other languages
English (en)
Other versions
JP2641291B2 (ja
Inventor
William G Easter
グラハム イースター ウィリアム
Anatoly Feygenson
アナトリー　フェイゲンソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH02216846A publication Critical patent/JPH02216846A/ja
Application granted granted Critical
Publication of JP2641291B2 publication Critical patent/JP2641291B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
    • H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W15/00—Highly-doped buried regions of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W15/00—Highly-doped buried regions of integrated devices
    • H10W15/01—Manufacture or treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/123—Polycrystalline diffuse anneal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、誘電体絶縁された（ＤＩ）高圧デバイスの技
術分野に係り、特に高速、高周波数のデバイスを製造す
るために用いられるドープされた珪化物の選択領域を含
んだ新たなデバイスに関する。
（従来技術の説明） 多くの高圧機器に対して、誘電体絶縁が利用され、共通
の半導体基板上に作られた隣接する集積回路デバイス間
の相互作用を防いでいる。基本的には、この誘電体絶縁
は、高圧デバイス構造物を含む領域やタブを取り囲むた
めの誘電体材料（例えば二酸化珪素）の層を用いること
に関連する。
層の逆ブレークダウン電圧を越えない限り、高圧デバイ
スは適切に動作する。一つの好ましいＤＩ構造物が１９
８６年６月１０日に発行されたエム・ニス争アドラー（
Ｍ、Ｓ、Ａｄｌｅｒ）の米国特許第４．５９３．４５８
号に開示されている。
従来、これらのＤＩデバイス構造物は、主にタブ領域を
形成する材料のシート抵抗の為、動作速度が時々制限さ
れていた。この問題に対する一つの解答が、１９６８年
に４月３０日に発行されたシー拳ジーーソルントン（ｃ
，Ｇ、Ｔｈｏｒｎｔｏｎ）の米国特許第３．３８１．１
８２　号に開示されている。このソルントンは、誘電体
層（第１図参照）を完全に囲むように配置された珪化物
（例えば、Ｍｏ５ｉ２）層を含むＤＩ構造物を教示して
いる。ソルントンにより示されているように、この珪化
物層は埋め込まれた低抵抗領域（タブの底）と高抵抗コ
レクタ領域との間の広領域接触を可能にするが、こうす
ることにより、十分にコレクタ抵抗を減らし、さらにデ
バイスのスピードを増加させる。
この珪化物層はこの機能を達成するのに適したものであ
るが、この珪化物包囲層による同様の利益を得られない
バイポーラ及びＭＯＳなどの多くの高圧デバイス構造物
が存在する。そのため、高圧ＤＩ構造物に形成された種
々のデバイスの動作速度を改良する何らかの手段を提供
する必要が従来あった。
（発明の概要） 本発明は、高速の誘電体絶縁された（ＤＩ）構造物に関
し、特に、種々の集積デバイス構造物の速度を改善する
ためドープされた珪化物の埋設部分を利用した構造物に
関する。
本発明によれば、従来のＤＩ製造方法が修正され、絶縁
層に付着するタブ内に珪化物領域が含まれる。イオン注
入処理が珪化物を選択的にドープする（必要に応じてｎ
形もしくはｐ形）・ために行なわれる。構造物はその後
熱せられ、周りのシリコン基板内へ注入された不純物が
拡散する。残りのドープされていない珪化物と拡散シリ
コン領域との組み合わせは、その後種々の集積回路デバ
イス構造物の一つの活性領域（例えば、コレクタ、エミ
ッタ、ドレイン、ソースなど）として用いられる。本発
明の一実施例においては、珪化物層はＤＩタブの底およ
び側壁を完全に覆うように形成され、一方珪素化合物領
域のより低い部分には、その後タブの底にかかる拡散領
域を形成するためイオンが注入される（第５図参照）。
本発明の他の実施例においては、ドープされた珪化物は
、珪化物の水平部分の全てを取り除くため反応性イオン
エツチング（ＲＩ　Ｅ）処理を受ける。この構造物から
作られたこの種のデバイスは、こうして最終的には、イ
オン注入の不純物領域を含む側壁の選択された部分を有
する珪化物の側壁を含んでいる（第１１図参照）。
（実施例の説明） ドープされた珪化物の領域を含む誘電体絶縁された（Ｄ
Ｉ）構造物を製造するための好ましい工程が、第１図か
ら第５図に示されている。第１図は、製造工程の開始点
を示しており、ここで基板ＩＯは、ｎ形基板として示さ
れており、マスク層１２に覆われている。このマスク層
１２は、単に基板１２の上面１１の上に成長もしくは堆
積された酸化物の層でよい。１対の窓１４と１６がマス
ク層１２内に開口しており、この窓が最終ＤＩタブ構造
物の垂直壁を決める役割を果たすことになる。第１図の
構造物は、その後エツチングされ、第２図に示されるよ
うに、窓１４と１６により露出した基板材料の所定量が
取り除かれる。このエツチングの結果、中央基板領域１
８が形成され、この中央基板領域１８が最終的に最終Ｄ
Ｉ構造物のタブ領域を形成することになる。このエツチ
ングの後、珪化物層２０は、堆積された露出シリコン基
板の上面を完全に覆う。
この珪化物は、以下の方法により形成される。すなわち
適当な金属（例えば、Ｔｉ、Ｔａ、Ｍｏ。
Ｗまたは、第４Ａ族、５Ａ族、６Ａもしくは第７族から
作られた他の全ての珪化物）を表面上に堆積しさらにシ
リコンとそれらの金属を反応させて珪化物を作るか、ま
たは珪化物の材料を直接堆積でもよい。
本発明によれば、珪化物の選択領域がその後ドープされ
、その結果、それらは、この後の拡散処理のための不純
物のソースとなる。イオンインプランテーション（イオ
ン注入）工程が、この目的のために、注入のエネルギー
と量がコントロールされながら、利用でき、その結果、
イオンができる限り、珪化物／シリコンの接合面の近く
に動かされる。一つの好ましい例では、燐を使用したｎ
形のイオン注入が、３０ｋｅＶのエネルギー、１×１０
１５ｃｍ−２以上の量で行なわれ、珪化物の領域におい
て２×１０１９ＣＩ−３以上のドーパント濃度を生成す
る。このような工程の結果が第３図に示されている。こ
こで珪化物層２０の陰影部分は、ｎ形珪化物に変化して
いる。上記のように、注入エネルギーと量を調節して、
不純物は基板の深さＤに達する。
イオン注入工程が用いられているため、珪化物層２０の
この深さを越える側壁領域は、殆ど不純物を含むことは
ない。
第４図に示されるように酸化物層２２がその後珪化物層
２０を完全に覆うように、堆積される。いかなる種類の
高温処理も、望ましくない（及び制御不能な）不純物の
移動を起こすため、この酸化物は種々の周知の低温技術
を用いて堆積（成長ではなく）されなければならない。
例えば、この酸化膜は、低圧化学気相成長（ＬＰＧＶＤ
）技術を用いて堆積され得る。この酸化膜の堆積の次に
、ポリシリコン層２４が、酸化物層２２上に作られ、こ
こでこのポリシリコン層２４は、最終ＤＩデバイスの構
造物の支持部を形成する。このポリシリコン層２４は、
その後、はぼフラットな面２Ｂを作るため周知の研磨技
術を用いて、平面化される。後述するよゲに、面２６は
、ＤＩタブを作る際基準面として用いられ、そのため面
２Ｂは可能な限りフラットであることが重要である。第
５図は、絶縁タブ構造物を成形した後のＤＩ構造物を示
している。この構造物を作るため、第４図に示された構
造物が反転され、その結果、面２Ｂが底支持面となる。
シリコン基板ＩＯの上面は、第５図に示されるように、
タブ領域１８の単結晶シリコンｌＯの部分が露出される
まで、面２６をガイドとして用い研磨される。
本発明によれば、珪化物２０に注入された不純物は、タ
ブ１８のシリコン領域に移動しなければならない。この
工程は、タブ領域に不純物を拡散させるために十分な温
度（例えば７００℃以上）にその構造物を加熱すること
により行なわれる。第５図に示される構造では、不純物
はタブ１８の底に移動し、ｎ影領域２８を形成する。こ
こで重要なのは、この熱処理、すなわちアニール（ａｎ
ｎｅａｌ）は、イオン注入後は、どの時点で行なわれて
もよいことである。実際、ポリシリコン堆積プロセスは
、不純物の移動が行なわれるのに十分な温度で行なわれ
る。しかし、種々の研磨処置後のアニールを行なうこと
により、これらの処置により生じるいかなる表面上の損
傷も高温処理により取り除かれる。
第５図に示された構造物は、種々の異なった高速集積デ
バイスのための一般的構造物としての役割を果たしてい
る。このようなデバイスの一つとして、第６図に、高速
様ＮＰＮバイポーラ・トランジスタが示されている。こ
のデバイスは、図に示されているようにタブＩ８内に形
成されたｐ影領域３０を含んでいる。このデバイスを組
み立てるために、ｎドープ・シリコンＩＯがタブ１８を
形成するために利用された。構造物のエミッタ拡散を形
成するｎ十拡散領域３２がその後ｐ影領域３０内に作ら
れる。金属電極８３が、その後エミッタ領域３２と接触
するために作られる。同様に、ｐ十拡散領域３４がｐ影
領域３０内で作られ、ここで、ｐ十拡散領域３４は最終
トランジスタ構造物のベース拡散を形成する。金属電極
３５がその後エミッタ領域３４に接触する。トランジス
タ構造物のコレクタ領域は、上述したように、形成され
たｎ形拡散領域２８を有している。本発明によれば、珪
化物層２０は、コレクタ接触領域として機能し、ここで
第６図に示されているように位置した金属電極３７は、
デバイスの上面に露出された珪化物層２０の一部に接触
するために配置されている。珪化物は、タブ１８を形成
する単結晶シリコン材より十分小さいシート抵抗値（１
００Ａ’の厚さのフィルムに対して、２−４　ｏｈｍ／
　ｃ　ｍ　　対１００　ｏｈｍ／　ｃ　ｍ２）を示しテ
ィるノテ、本発明による構造物のコレクタ直列抵抗値は
、少なくとも１桁さらに減少する。この抵抗値は、トラ
ンジスタ構造物のＲＣ時定数に直接関係するため、本発
明のように珪化物層２０を利用することにより、この種
のトランジスタのスピードが著しく増すことになる。
相補形の高速バイポーラ・トランジスタ（すなわち、高
速ＰＮＰ　）ランジスタ）においても、本発明が適用さ
れ得る。ＰＮＰ構造物を作るためには、珪化物層２０と
関係するイオン注入処理を、不純物ソースとして例えば
、ｐ形ドナー、例えばほう素を利用するように単に変更
すればよい。はう素のイオン注入エネルギーと量は、燐
と比較して、必要なドーパント濃度を得るために変更さ
れる必要がある。同様な方法で、トランジスタ構造物を
作るために用いられた残りの拡散領域は、逆の伝導型の
ドーパントを用いて形成される。
第５図に示された一船釣ＤＩ構造物は、第６図に示され
た高速バイポーラ◆トランジスタ以外のデバイスを作る
場合も用いられる。例えば、第７図に示されたように、
デブレーション型接合ＦＥＴもこの構造物で作られる。
図に示されるように、この構造物はｐ形タブ領域３９を
用いて、このｐ形タブ領域３９内にタブ３９内で空間的
に離れて形成されたｐ＋ソース拡散領域４０とｐ＋ドレ
イン拡散領域４２を有している。ソース電極４１は、ソ
ース拡散領域４０に接触するように位置し、ドレイン電
極４３は、ドレイン拡散領域４２に接触するように用い
られている。この構造物のゲート領域は、上述の第５図
との関連で説明された方法で作られたｎ形拡散領域２８
を有している。都合のよいことに、珪化物層２０は、ゲ
ート接触層として用いられ、さらに珪化物層２０と接触
する上面にゲート電極４４が形成されている。
第８図は、他のデバイスを示したもので、これは第５図
の基本ＤＩ構造物から作られる。第８図に示されたこの
デバイスは、ｎチャンネルＦＥＴを有しており、ここで
ゲートしきい電圧は、ｎ形拡散領域２８に加わる付加電
圧を用いることにより制御もしくは規制される。特に、
この構造物は、ｎ＋ソース拡散領域４Ｂ及びドレイン拡
散領域４８を有し、これらはトランジスタのチャンネル
を形成するようにｐ形タブ領域４５で分離されている。
ゲート酸化膜５０がこのチャネル領域の上方のデバイス
面に配置される。ソース電極４７、ドレイン電極４９お
よびゲート電極５１が上述した種々の領域と接触するよ
うに配置される。さらに上述したように、コントロール
電極５２が珪化物層２０に接触するように配置される。
もしコントロール電極５２に電圧が加わらなければ、Ｆ
ＥＴは従来と同様に操作され、この場合ゲートしきい電
圧は、タブ領域４５を形成する材料により制御される。
反対に、このゲートしきい電圧は、コントロール電極５
２に電圧を加えることにより調整し得る。ここで、コン
トロール電極５２は、拡散領域２８と相互作用すること
により、チャネル領域内の電界を調整することになる。
この調整は、トランジスタ動作をするために、異なるゲ
ートしきい電圧（印加コントロール電圧の極性に応じて
より高圧かより低圧かのどちらか）の条件である。
ここで第６図から第８図に示された３つの異なるデバイ
スは、第５図のＤＩ構造物において作られたデバイスの
あくまで一例である。第５図に示された本発明の一船釣
ＤＩ構造物において種々の他のデバイスが形成できる。
上述したように、珪化物層２０は選択的にエツチングさ
れ、ドープされた珪化物（この実施例ではドープされた
珪化物側壁であるが）を利用することに利点を見出だす
他の種々のＤＩ集積回路構造物が形成される。第９図か
ら第１１図に、ドープされた珪化物の側壁を含む一船釣
ＤＩ構造物を作るための好ましい製造工程が示されてい
る。特に第９図を参照して説明すると、この構造物を得
るための第１ステツプは、第３図に示された上述の構造
物上に反応性イオン・エッチング（ＲＩ　Ｅ）を行なう
ことである。すなわち、この反応性イオン・エッチング
は、珪化物層２０へのイオン注入後、酸化膜層形成前に
行なわれる。周知のように、反応性イオン中エツチング
は、第９図に示されるように、この場合は珪化物側壁６
０と６２を残して、露出材料の水平部分の全てを取り除
く。残りの製造工程は、上述したものと同様である。特
に第９図に示されるように、熱処理（アニール）のステ
ップが行なわれ、この熱処理により側壁６０及び６２内
に存在するｎ形不純物がタブ領域に移動し、タブｌＢ内
に１対のｎ形拡散領域６４と８６が形成される。
この熱処理後、第１Ｏ図に示されたように、露出された
単結晶シリコン１０および珪化物側壁６０．８２の両方
のデバイスの上面を完全に覆うように、低温処理を用い
て酸化膜層１８が形成される。薄いポリシリコン層７０
がその後堆積され、さらにほぼ水平な而７２を得るため
に平面化される。第３図から第５図に関連して説明した
上述の製造工程のように、面７２は、後続のタブ領域１
８を露出させるために用いられる研磨作業の間、基準面
の役割を果たす。
第３図から第５図の上述した工程のように、イオンをタ
ブ領域１８へ移動させるための熱処理は、タブ領域１８
の露出の後、タブ形成工程の最後に行なわれてもよい。
　珪化物側壁６０．６２を含む一船釣ＤＩ構造物が第１
１図に示されている。第５図に示す一船釣ＤＩ構造物の
ように、多（の種々の集積回路デバイスがこの第１１図
に示された構造物から作られる。一つの好ましい構造物
である横ＮＰＮバイポーラ・トランジスタが第１２図に
描かれている。この構造物は、ｐ形タブ領域８１面の上
面に作られたｐ子ベース拡散領域８０を含んでいる。こ
の構造物のエミッタは、珪化物のアニール中に形成され
たｎ形拡散領域６６を有し、一方コレクタ領域は同様に
同処理中に形成されたｎ形拡散領域６４を有している。
このエミッタ拡散領域８６への接続は珪化物側壁６２お
よびこれに対応する表面の電極８２により行なわれる。
コレクタ拡散領域６４への接続は、珪化物側壁６０およ
び表面の電極８０により行なわれる。このデバイスの構
造物から明らかなように、トランジスタ動作は、エミッ
タ領域６Ｂとコレクタ領域６４の付近でタブ８１の底の
部分で起こる。
このＤＩ構造物は、必要な浅さしかないので、このデバ
イスはほぼ横表面デバイスと考えられ、珪化物のエミッ
タおよびコレクタの接続を利用することにより動作速度
を改善している。さらにこのデバイスにおいては、上述
した他のデバイスと同様に、ＤＩ構造物の絶縁効果を得
ており、さらに高速動作しみならず、３００ｖを十分越
える基板電圧においても動作しつる。
第１３図には、第１１図に示されたような珪化物側壁を
有する一船釣ＤＩ構造物から作られた直営の電界効果ト
ランジスタ示されている。特に第１３図のＦＥＴは、ｎ
形拡散領域６６をソース拡散領域として、さらにｎ形拡
散領域６４をドレイン拡散領域として用いている。この
トランジスタのチャンネルは、これらの領域の間に位置
するｐタブ８４の領域であるゲート酸化物９０がこのチ
ャンネル領域の上方の構造物の上面上に配置される。ソ
ース電極９２、ゲート電極９４およびドレイン電極９４
によりデバイス構造物が完成する。珪化物側壁６２が、
ソース拡散領域６Ｂと電極９２との間の接続を行ない、
同様に珪化物側壁６０がドレイン拡散領域６４と電極９
６との間の接続を行なっている。第１２図に示すバイポ
ーラ拳デバイスと同様に、第１３図のＦＥＴのトランジ
スタ動作は、必要なだけ浅く作られたタブ８１の底部に
おいて起こる。　第１１図の一般的ＤＩ構造物から作ら
れた接合ＦＥＴが、第１４図に示されている。第１３図
のＦＥＴと同じように、ｎ形拡散領域６６が、ソース拡
散領域として、一方ｎ形領域６４がドレイン拡散領域と
して用いられている。
このデバイスが適切に機能するためには、ｎ形タブｌｏ
ｔを用いる必要である。ｐ＋アゲート散領域１００がタ
ブ１０１の上面に形成される。ソース電極＋０２は、珪
化物側壁６２を介してソース拡散領域６Ｂに接続され、
一方ドレイン電極１０４は珪化物側壁６０によりドレイ
ン拡散領域６４に接続される。ゲート電極１０６はゲー
ト拡散領域１０Ｇに接触している。
ゲート電極ｌ口Ｂに電圧が加わらない場合、タブ１０１
の底に沿ってソース拡散領域６Ｂとドレイン拡散領域６
４が接続される。一方電極１０８に電圧を加えた場合、
ｐ十領域が拡大し、その結果拡散領域の間の接続パスを
ピンチオフし、トランジスタがオフとなる。
第１２図から第１４図に示されたデバイスは、第１１図
の一般的構造物から作られた種々のデバイスとして単に
示されたものである。本発明の範囲は、単に第５図と第
１１図の好ましい一般的構造物のみならず、ＤＩ構造物
内で作られたデバイスのいかなる活性部分に対しても拡
散ソースとして用いられるドープされた珪化物部分を含
む誘電体絶縁された構造物を含むと考えられる。
【図面の簡単な説明】
第１図から第５図は、ＤＩタブの底のドープされた珪化
物領域を含むために最初の一般的なりＩ構造物を製作す
るための好ましい工程を描いた本発明の一実施例の断面
図； 第５図から第８図は、第５図の一般的構造物から作られ
る３つの異なる集積回路デバイス（バイポーラ・トラン
ジスタ、デブレーション型接合ＦＥＴおよびデュアル・
ゲートＦＥＴ）を示す断面図； 第９図から第１１図は、タブ領域にドープされた珪化物
側壁を含む本発明の他の実施例である一般的ＤＩ構造物
を作るための製作工程を示す断面図；第１２図から第１
４図は、第１１図に示された一般的構造物により作られ
た３つの異なるデバイス（バイポーラ・トランジスタ、
ＭＯＳ電界効果トランジスタおよび接合電界効果トラン
ジスタ）を示す断面図である。 出　願　人：アメリカン　テレフォン　アンド手 続 争ｒ１３ 正 書（自発） 平成１年４月１１日

Claims (12)

    【特許請求の範囲】
  1. （１）半導体基板の誘電体絶縁されたタブ領域内で半導
    体デバイスを製造する方法において、（ａ）上記のタブ
    内に誘電体絶縁された部分と接触するように珪化物層を
    形成する工程、 （ｂ）選択的な方法で前記珪化物層に所定の導電型の不
    純物をドープする工程、 （ｃ）隣接タブ領域の注入不純物を拡散させるのに十分
    な温度まで上記基板を加熱する工程、この拡散領域が半
    導体デバイス構造物の活性領域として機能し、 を含むことを特徴とする半導体デバイスの製造方法。
  2. （２）前記（ａ）工程において、珪化物層は第４Ａ、５
    Ａ、６Ａ、もしくは７族の珪化物からなるグループから
    選択された珪化物層を直接堆積することにより形成され
    ることを特徴とする請求項１記載の半導体デバイスの製
    造方法。
  3. （３）前記（ａ）工程において、珪化物層は、節３Ａ、
    ４Ａ、５Ａ、６Ａあるいは７族金属からなるグループか
    ら選択された金属層を堆積し、前記金属下にあるシリコ
    ンが珪化物を形成するようにそれと反応するように前記
    基板を加熱することを特徴とする請求項１記載の半導体
    デバイスの製造方法。
  4. （４）前記（ａ）工程において、珪化物層はタブの側壁
    とタブの底部を完全に覆うように形成されることを特徴
    とする請求項１、２又は３記載の半導体デバイスの製造
    方法。
  5. （５）前記（ａ）工程において、珪化物はその所定部分
    を除去するため選択的にエッチングされることを特徴と
    する半導体デバイスの製造方法。
  6. （６）前記エッチングは、タブの底の珪化物を除去し、
    珪化物はタブ側壁にのみ付着するようにしたことを特徴
    とする請求項５記載の半導体デバイスの製造方法。
  7. （７）反応性イオン・エッチング（ＲＩＥ）で底部の珪
    化物層を除去することを特徴とする請求項６記載の半導
    体デバイスの製造方法。
  8. （８）前記（ｂ）工程において、イオン注入処理により
    ドープすることを特徴とする請求項１、２又は３に記載
    の半導体デバイスの製造方法。
  9. （９）燐をｎ型珪化物の選択された領域形成のためにド
    ーパントとして用いることを特徴とする請求項８に記載
    の半導体デバイスの製造方法。
  10. （１０）燐は約１×１０＾１＾５ｃｍ＾−＾２の量を有
    し、約２×１０＾１＾９ｃｍ＾−＾３のドーパント濃度
    を有する珪化物領域を作るために約３０ｋｅＶのエネル
    ギーで注入されることを特徴とする請求項９記載の半導
    体デバイスの製造方法。
  11. （１１）Ｐ形珪化物の選択された領域形成のためにドー
    パントとしてほう素を用いることを特徴とする請求項８
    記載の半導体デバイスの製造方法。
  12. （１２）前記（ｃ）工程において、基板を７００℃以上
    の温度まで加熱することを特徴とする請求項１、２又は
    ３に記載の半導体デバイスの製造方法。
JP1072064A 1988-03-30 1989-03-27 半導体デバイスの製造方法 Expired - Lifetime JP2641291B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/175,016 US4839309A (en) 1988-03-30 1988-03-30 Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion
US175016 2002-06-18

Publications (2)

Publication Number Publication Date
JPH02216846A true JPH02216846A (ja) 1990-08-29
JP2641291B2 JP2641291B2 (ja) 1997-08-13

Family

ID=22638486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1072064A Expired - Lifetime JP2641291B2 (ja) 1988-03-30 1989-03-27 半導体デバイスの製造方法

Country Status (5)

Country Link
US (1) US4839309A (ja)
EP (1) EP0335557B1 (ja)
JP (1) JP2641291B2 (ja)
CA (1) CA1286038C (ja)
DE (1) DE68924363T2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5227660A (en) * 1987-11-09 1993-07-13 Hitachi, Ltd. Semiconductor device
US4929996A (en) * 1988-06-29 1990-05-29 Texas Instruments Incorporated Trench bipolar transistor
JP2852679B2 (ja) * 1989-09-01 1999-02-03 富士通株式会社 半導体装置及びその製造方法
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
US5098861A (en) * 1991-01-08 1992-03-24 Unitrode Corporation Method of processing a semiconductor substrate including silicide bonding
US5268326A (en) * 1992-09-28 1993-12-07 Motorola, Inc. Method of making dielectric and conductive isolated island
DE4306565C2 (de) * 1993-03-03 1995-09-28 Telefunken Microelectron Verfahren zur Herstellung eines blauempfindlichen Photodetektors
US5726084A (en) * 1993-06-24 1998-03-10 Northern Telecom Limited Method for forming integrated circuit structure
US5413952A (en) * 1994-02-02 1995-05-09 Motorola, Inc. Direct wafer bonded structure method of making
US5872044A (en) * 1994-06-15 1999-02-16 Harris Corporation Late process method for trench isolation
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5643821A (en) * 1994-11-09 1997-07-01 Harris Corporation Method for making ohmic contact to lightly doped islands from a silicide buried layer and applications
US6232649B1 (en) 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
US5904535A (en) * 1995-06-02 1999-05-18 Hyundai Electronics America Method of fabricating a bipolar integrated structure
US5618752A (en) * 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
DE19716102C2 (de) * 1997-04-17 2003-09-25 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung
KR100244271B1 (ko) * 1997-05-06 2000-02-01 김영환 반도체소자 구조 및 제조방법
US5937319A (en) * 1997-10-31 1999-08-10 Advanced Micro Devices, Inc. Method of making a metal oxide semiconductor (MOS) transistor polysilicon gate with a size beyond photolithography limitation by using polysilicidation and selective etching
US6524890B2 (en) 1999-11-17 2003-02-25 Denso Corporation Method for manufacturing semiconductor device having element isolation structure
US6508363B1 (en) 2000-03-31 2003-01-21 Lucent Technologies Slurry container
US6544888B2 (en) * 2001-06-28 2003-04-08 Promos Technologies, Inc. Advanced contact integration scheme for deep-sub-150 nm devices
KR100414735B1 (ko) * 2001-12-10 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법
GB0314392D0 (en) * 2003-06-20 2003-07-23 Koninkl Philips Electronics Nv Trench mos structure
DE102004050740A1 (de) * 2004-10-19 2006-04-20 Atmel Germany Gmbh Halbleitergegenstand und Verfahren zur Herstellung
TWI274402B (en) * 2005-06-17 2007-02-21 Powerchip Semiconductor Corp Non-volatile memory and fabricating method thereof
DE102008000811A1 (de) 2007-03-29 2008-10-09 Basf Se Verfahren zur Herstellung von Papier
US8338265B2 (en) 2008-11-12 2012-12-25 International Business Machines Corporation Silicided trench contact to buried conductive layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4871574A (ja) * 1971-12-25 1973-09-27
JPS60198814A (ja) * 1984-03-23 1985-10-08 Nec Corp 半導体装置の製造方法
JPS61248476A (ja) * 1985-04-26 1986-11-05 Hitachi Ltd 半導体装置の製造方法
JPS62190721A (ja) * 1986-02-17 1987-08-20 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL144775B (nl) * 1964-09-23 1975-01-15 Philips Nv Halfgeleiderinrichting met meer dan een halfgeleiderschakelelement in een lichaam.
US3381182A (en) * 1964-10-19 1968-04-30 Philco Ford Corp Microcircuits having buried conductive layers
US3469147A (en) * 1966-07-05 1969-09-23 Union Carbide Corp Dielectrically isolated structures and method
US3653120A (en) * 1970-07-27 1972-04-04 Gen Electric Method of making low resistance polycrystalline silicon contacts to buried collector regions using refractory metal silicides
US3938176A (en) * 1973-09-24 1976-02-10 Texas Instruments Incorporated Process for fabricating dielectrically isolated semiconductor components of an integrated circuit
DE2926874A1 (de) * 1979-07-03 1981-01-22 Siemens Ag Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie
FR2480501A1 (fr) * 1980-04-14 1981-10-16 Thomson Csf Dispositif semi-conducteur a grille profonde accessible par la surface et procede de fabrication
US4553318A (en) * 1983-05-02 1985-11-19 Rca Corporation Method of making integrated PNP and NPN bipolar transistors and junction field effect transistor
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4593458A (en) * 1984-11-02 1986-06-10 General Electric Company Fabrication of integrated circuit with complementary, dielectrically-isolated, high voltage semiconductor devices
JPS62232965A (ja) * 1986-04-03 1987-10-13 Hitachi Ltd 半導体装置
JPH0638424B2 (ja) * 1986-07-31 1994-05-18 株式会社日立製作所 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4871574A (ja) * 1971-12-25 1973-09-27
JPS60198814A (ja) * 1984-03-23 1985-10-08 Nec Corp 半導体装置の製造方法
JPS61248476A (ja) * 1985-04-26 1986-11-05 Hitachi Ltd 半導体装置の製造方法
JPS62190721A (ja) * 1986-02-17 1987-08-20 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2641291B2 (ja) 1997-08-13
DE68924363D1 (de) 1995-11-02
EP0335557B1 (en) 1995-09-27
US4839309A (en) 1989-06-13
DE68924363T2 (de) 1996-05-15
CA1286038C (en) 1991-07-09
EP0335557A3 (en) 1989-11-23
EP0335557A2 (en) 1989-10-04

Similar Documents

Publication Publication Date Title
JPH02216846A (ja) 半導体デバイスの製造方法
KR0136881B1 (ko) 반도체 장치 제조 방법
KR100230610B1 (ko) 자기정렬된 웰탭을 지니는 bicmos 디바이스 및 그 제조방법
US5424572A (en) Spacer formation in a semiconductor structure
KR100223098B1 (ko) Bicmos 디바이스 및 그 제조방법
US4922315A (en) Control gate lateral silicon-on-insulator bipolar transistor
US3951702A (en) Method of manufacturing a junction field effect transistor
JPH053751B2 (ja)
US20030080394A1 (en) Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits
KR20000053506A (ko) 얕은 접합을 갖는 반도체 디바이스 및 그 제조 방법
JPH04226064A (ja) 半導体装置用の相互接続体及びその製造方法
US6440788B2 (en) Implant sequence for multi-function semiconductor structure and method
JPH11102919A (ja) Ｄｍｏｓトランジスタの製造方法
JPH0645562A (ja) 積層半導体構造製造方法
US6261885B1 (en) Method for forming integrated circuit gate conductors from dual layers of polysilicon
JP3092939B2 (ja) 集積回路電極の形成
US6362025B1 (en) Method of manufacturing a vertical-channel MOSFET
US5443994A (en) Method of fabricating a semiconductor device having a borosilicate glass spacer
US6362062B1 (en) Disposable sidewall spacer process for integrated circuits
US4261761A (en) Method of manufacturing sub-micron channel width MOS transistor
US4217599A (en) Narrow channel MOS devices and method of manufacturing
US5783486A (en) Bridge-free self aligned silicide process
US4987471A (en) High-speed dielectrically isolated devices utilizing buried silicide regions
JPH06177377A (ja) 絶縁ゲート電界効果トランジスタ
KR19980081779A (ko) Ｍｏｓ 트랜지스터와 그 제조 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080502

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090502

Year of fee payment: 12

EXPY Cancellation because of completion of term