JPS62232965A - 半導体装置 - Google Patents
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- JPS62232965A JPS62232965A JP61075626A JP7562686A JPS62232965A JP S62232965 A JPS62232965 A JP S62232965A JP 61075626 A JP61075626 A JP 61075626A JP 7562686 A JP7562686 A JP 7562686A JP S62232965 A JPS62232965 A JP S62232965A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誘電体分離基板を用いた半導体装置に係り、
特に縦形ＭＯ３電界効果トランジスタに好適な半導体装
置に関する。
特に縦形ＭＯ３電界効果トランジスタに好適な半導体装
置に関する。
誘電体分離基板を用いた半導体装置では、半導体素子が
形成されるべき単結晶シリコン島（領域）の底面と側面
が全て誘電体膜で覆われているため、素子に対する電気
的な接続はその表面から行なうしかない。
形成されるべき単結晶シリコン島（領域）の底面と側面
が全て誘電体膜で覆われているため、素子に対する電気
的な接続はその表面から行なうしかない。
従って、単結晶シリコン島が、半導体素子の能動部分の
一つとなっているときには、この単結晶シリコン島の広
がり抵抗を介して、表面の電極との間での電流の授受が
行なわれることになり、表面電極と単結晶シリコン島と
の間の接続抵抗が大きくなってしまう。特に、スイッチ
ング素子として好適な、縦型素子においては、上記した
広がり抵抗のため、オン状態での抵抗ＲｃｌＮが大きく
なってしまう。
一つとなっているときには、この単結晶シリコン島の広
がり抵抗を介して、表面の電極との間での電流の授受が
行なわれることになり、表面電極と単結晶シリコン島と
の間の接続抵抗が大きくなってしまう。特に、スイッチ
ング素子として好適な、縦型素子においては、上記した
広がり抵抗のため、オン状態での抵抗ＲｃｌＮが大きく
なってしまう。
また、単結晶シリコン・島をｎ型とし、この島の中にＰ
型の不純物とｎ型の不純物を順次拡散して構成したＮＰ
Ｎ型トランジスタでは、単結晶シリコン島がコレクタと
なるから、上記した広がり抵抗はコレクタ抵抗として現
われることになり、性能を低下させてしまう。
型の不純物とｎ型の不純物を順次拡散して構成したＮＰ
Ｎ型トランジスタでは、単結晶シリコン島がコレクタと
なるから、上記した広がり抵抗はコレクタ抵抗として現
われることになり、性能を低下させてしまう。
第６図は上記したスイッチング素子として好適な、ｔ＝
体骨分離基板よるものではない、従来の縦型ＭＯＳＦＥ
’ｒの一例を示したもので、ゲート電極５には所定の電
圧が印加され、これによりベース領域１０にはチャンネ
ル９が形成されている。
体骨分離基板よるものではない、従来の縦型ＭＯＳＦＥ
’ｒの一例を示したもので、ゲート電極５には所定の電
圧が印加され、これによりベース領域１０にはチャンネ
ル９が形成されている。
電流はソース電極６からソース領域８内に広がり、チャ
ンネル９を通ってドレインＨ：ｌ！！ １２内のゲート
電極５の直下に形成されているアキュームレート層１１
に到達し、その後、トレイン領域１２内に広がり、高濃
度不純物ｒｆＪ Ｊを介してドレイン領域７に向って図
の矢印で示すように縦方向に流れる。
ンネル９を通ってドレインＨ：ｌ！！ １２内のゲート
電極５の直下に形成されているアキュームレート層１１
に到達し、その後、トレイン領域１２内に広がり、高濃
度不純物ｒｆＪ Ｊを介してドレイン領域７に向って図
の矢印で示すように縦方向に流れる。
従って、このときのオン抵抗Ｒ６Ｎは、電流が通過する
個々の領域の抵抗の和として、次の（１）式により与え
られる。
個々の領域の抵抗の和として、次の（１）式により与え
られる。
ＲＯＮ ＝ Ｒ３＋Ｒｃ＋ＲＡ＋Ｒ１１−−−−−−
−−（１）ここで、 Ｒ８：ソース内の広がり抵抗 Ｒｏ：チャンネル抵抗 Ｒ５：アキュームレート層内の広がり抵抗Ｒｆｌ ニド
レイン内の広がり抵抗 ところで、従来の誘電体分離基板は第７図のようになっ
ている。すなわち、半導体素子が形成されるべき単結晶
シリコン島１が支持層となる多結晶シリコン層３の表面
からの埋込んだ形で形成され、このとき、２酸化シリコ
ン膜２により両者間での分離絶縁が得られるようになっ
ている。また、このとき、単結晶シリコン島１と同一の
導電型式を有する高濃度不純物層４が形成しである。
−−（１）ここで、 Ｒ８：ソース内の広がり抵抗 Ｒｏ：チャンネル抵抗 Ｒ５：アキュームレート層内の広がり抵抗Ｒｆｌ ニド
レイン内の広がり抵抗 ところで、従来の誘電体分離基板は第７図のようになっ
ている。すなわち、半導体素子が形成されるべき単結晶
シリコン島１が支持層となる多結晶シリコン層３の表面
からの埋込んだ形で形成され、このとき、２酸化シリコ
ン膜２により両者間での分離絶縁が得られるようになっ
ている。また、このとき、単結晶シリコン島１と同一の
導電型式を有する高濃度不純物層４が形成しである。
そこで、このような従来の誘電体分離基板を用いた縦型
ＭＯ３ＦＥＴの一例を示すと、第８図のようになる。
ＭＯ３ＦＥＴの一例を示すと、第８図のようになる。
この第８図の例では、ソース電極６からソース領域８内
に流れ込んだ電流が、チャンネル９．アキュームレート
層１１を通過してドレイン領域となる単結晶シリコン島
１に達するまでの様子は、第６図に示した普通のＦＥＴ
の場合と同じであるが、このドレイン領域となる単結晶
シリコン島１がらドレイン電極７に到達する部分での電
流の通過過程は第６図の場合と大きく異なり、この第８
図の場合ではドレイン領域となる単結晶シリコン島１の
周辺に設けられている高濃度不純物Ｎ４を介して電流が
ドレイン電極７に流れ込むようになっている。
に流れ込んだ電流が、チャンネル９．アキュームレート
層１１を通過してドレイン領域となる単結晶シリコン島
１に達するまでの様子は、第６図に示した普通のＦＥＴ
の場合と同じであるが、このドレイン領域となる単結晶
シリコン島１がらドレイン電極７に到達する部分での電
流の通過過程は第６図の場合と大きく異なり、この第８
図の場合ではドレイン領域となる単結晶シリコン島１の
周辺に設けられている高濃度不純物Ｎ４を介して電流が
ドレイン電極７に流れ込むようになっている。
従って、この第８図のＦＥＴのオン抵抗Ｒ０Ｎを第６図
の場合のオン抵抗Ｒ０，４と比較すると、上記（１）に
おけるＲ９で与えられる項の内容が異なり、このＲ８を
次の（２）式のように分離して考える必要を生じる。
の場合のオン抵抗Ｒ０，４と比較すると、上記（１）に
おけるＲ９で与えられる項の内容が異なり、このＲ８を
次の（２）式のように分離して考える必要を生じる。
ＲＤ −Ｒｌ１ｌｌ ＋ ＲＤｎ”
−−−−−−＋２１ここで Ｒ１１Ｉｎ＝単結晶シリコン島内での広がり抵抗ＲＯｎ
” ：高濃度不純物層内での広がり抵抗そこで、いま
、ドレイン領域の表面積をＳ、ドレイン領域の深さをＤ
、その比抵抗をρ、高濃度不純物層のシート抵抗ρ３、
その厚さをｄとし、さらに、これらに具体的な数値を与
え、Ｓ −０，５ｍｏ＋” （” ７００μｍ０）Ｄ
＝５０μｍ ρ ＝２０Ω−１ ρ、＝２０ Ω／口 ｄ ；１０μｍ とした上で第６図のＦＥＴと第８図のＦＥＴとを比較し
てみると、 第６図のＦＥＴ Ｒ，ユρ・□さ２０Ω ｄ２ Ｒｎｎ””ρ、 ・−＝０．０４Ω 第８図のＦＥＴ ＲＤｒｉαρ・□ユ２０Ω Ｒ１１ｆｉ””ρ、・□伽５Ω ここで、Ｋはドレイン領域となる単結晶シリコン島ｌの
タテ、ヨコの比であり、上式ではに＝１としである。
−−−−−−＋２１ここで Ｒ１１Ｉｎ＝単結晶シリコン島内での広がり抵抗ＲＯｎ
” ：高濃度不純物層内での広がり抵抗そこで、いま
、ドレイン領域の表面積をＳ、ドレイン領域の深さをＤ
、その比抵抗をρ、高濃度不純物層のシート抵抗ρ３、
その厚さをｄとし、さらに、これらに具体的な数値を与
え、Ｓ −０，５ｍｏ＋” （” ７００μｍ０）Ｄ
＝５０μｍ ρ ＝２０Ω−１ ρ、＝２０ Ω／口 ｄ ；１０μｍ とした上で第６図のＦＥＴと第８図のＦＥＴとを比較し
てみると、 第６図のＦＥＴ Ｒ，ユρ・□さ２０Ω ｄ２ Ｒｎｎ””ρ、 ・−＝０．０４Ω 第８図のＦＥＴ ＲＤｒｉαρ・□ユ２０Ω Ｒ１１ｆｉ””ρ、・□伽５Ω ここで、Ｋはドレイン領域となる単結晶シリコン島ｌの
タテ、ヨコの比であり、上式ではに＝１としである。
この結果から明らかなように、第６図に示した普通のＦ
ＥＴでは無視し得る抵抗Ｒ０ｆｉ゛が第８図のＦＥＴで
はかなりのウェイトを占めるようになり、これがオン抵
抗ＲＯＭの増加にきいてくることが判る。なお、半導体
へのシリサイドの適用は、シリコンとの間にオーム性接
合、ショットキー接合を形成させた半導体素子に始り、
最近では、低抵抗であること、高温熱処理に耐えること
などから、例えば、ビー・エル・クラウダー及びニス・
チリンスキー（Ｂ、Ｌ、Ｃｒｏｗｄｅｒ ａｎｄ Ｓ、
Ｚｉｒｉｎｓｋｙ）による「シリサイドのＭＯ３Ｉ−ラ
ンジスタゲート電極への適用」と題するＩＥＥＥ Ｊ、
５ｏｌｉｄ−５ｔ＋Ｃ１ｒｃｕｉｔｓ＋５Ｃ−１４，２
１９（１９７９）の論文により示されているように、ポ
リシリコンに換る電Ｉ）配線としてＭＯＳトランジスタ
のゲート電極として応用されている。
ＥＴでは無視し得る抵抗Ｒ０ｆｉ゛が第８図のＦＥＴで
はかなりのウェイトを占めるようになり、これがオン抵
抗ＲＯＭの増加にきいてくることが判る。なお、半導体
へのシリサイドの適用は、シリコンとの間にオーム性接
合、ショットキー接合を形成させた半導体素子に始り、
最近では、低抵抗であること、高温熱処理に耐えること
などから、例えば、ビー・エル・クラウダー及びニス・
チリンスキー（Ｂ、Ｌ、Ｃｒｏｗｄｅｒ ａｎｄ Ｓ、
Ｚｉｒｉｎｓｋｙ）による「シリサイドのＭＯ３Ｉ−ラ
ンジスタゲート電極への適用」と題するＩＥＥＥ Ｊ、
５ｏｌｉｄ−５ｔ＋Ｃ１ｒｃｕｉｔｓ＋５Ｃ−１４，２
１９（１９７９）の論文により示されているように、ポ
リシリコンに換る電Ｉ）配線としてＭＯＳトランジスタ
のゲート電極として応用されている。
そこで、従来技術による、このような誘電体分離基板で
は、第７図及び第８図に示すように、単結晶シリコン島
１と同一の導電型を有する高濃度不純物Ｎ４を、このシ
リコン島１の露出表面を除く面に設け、これにより広が
り抵抗の低減を図っているが、上記したように、これで
も不充分な場合が多く、さらに抵抗を低減させるために
は、例えば、この層４の厚さを増加させてやる必要があ
る。
は、第７図及び第８図に示すように、単結晶シリコン島
１と同一の導電型を有する高濃度不純物Ｎ４を、このシ
リコン島１の露出表面を除く面に設け、これにより広が
り抵抗の低減を図っているが、上記したように、これで
も不充分な場合が多く、さらに抵抗を低減させるために
は、例えば、この層４の厚さを増加させてやる必要があ
る。
しかしながら、例えば不純物としてアンチモンを用い、
厚さを１０μｍとしてもシート抵抗Ｒ８としては上記し
たように２０Ω／口となり、充分ではない。しかして、
このρ、を１／２にするためには厚さを約２倍にしなけ
ればならないが、このような単結晶シリコン島では、そ
の高濃度不純物層の厚さの増加に伴って、その平面寸法
及び深さ方向の寸法を大きくする必要があり、平面寸法
の増加は当然のこととしてチップ面積の増加となり、深
さ方向寸法の増加も単結晶シリコン島の最少寸法の増加
をもたらすから、やはりチップ面積を増加させてしまう
という問題点がある。
厚さを１０μｍとしてもシート抵抗Ｒ８としては上記し
たように２０Ω／口となり、充分ではない。しかして、
このρ、を１／２にするためには厚さを約２倍にしなけ
ればならないが、このような単結晶シリコン島では、そ
の高濃度不純物層の厚さの増加に伴って、その平面寸法
及び深さ方向の寸法を大きくする必要があり、平面寸法
の増加は当然のこととしてチップ面積の増加となり、深
さ方向寸法の増加も単結晶シリコン島の最少寸法の増加
をもたらすから、やはりチップ面積を増加させてしまう
という問題点がある。
また、第８図のＦ’ＥＴでは、上記した係数Ｋを小さく
したり、多数の素子の並列接続することでオン抵抗ＲＯ
Ｍの低下が得られるが、このことは、形状の制約や面積
の増加につながり、やはりチップ面積の増加となって現
われてくるという問題点がある。
したり、多数の素子の並列接続することでオン抵抗ＲＯ
Ｍの低下が得られるが、このことは、形状の制約や面積
の増加につながり、やはりチップ面積の増加となって現
われてくるという問題点がある。
本発明は、上記した背景のもとでなされたもので、その
目的とするところは、チップ面積の増加を伴わずに充分
に抵抗の低減が可能な誘電体分離基板方式の半導体装置
を提供するにある。
目的とするところは、チップ面積の増加を伴わずに充分
に抵抗の低減が可能な誘電体分離基板方式の半導体装置
を提供するにある。
上記問題点は、本発明によば、シリコンと金属の合金か
らなるシリサイドの層を、単結晶シリコン島と誘電体層
の間に設け、シリサイドの低抵抗特性により低抵抗化が
得られるようにしたことにより解決される。
らなるシリサイドの層を、単結晶シリコン島と誘電体層
の間に設け、シリサイドの低抵抗特性により低抵抗化が
得られるようにしたことにより解決される。
シリサイドの抵抗率は、シリコンに比して充分に小さく
できるから、このシリサイドを設けることにより容易に
低抵抗化を与えることができる。
できるから、このシリサイドを設けることにより容易に
低抵抗化を与えることができる。
以下、本発明を図示の実施例によって説明する。
第１図は本発明による誘電体分離基板の一実施例で、４
０はシリサイド層であり、その他は第７図の従来例と同
じである。
０はシリサイド層であり、その他は第７図の従来例と同
じである。
シリサイＹＮ４０はシリサイドをスパッタリング源とし
たスパッタリング法により形成し、単結晶シリコン島１
の底面及び側面を全て覆うようにしている。なお、この
実施例では、シリサイド層４０の形成に際して、下地と
なる単結晶シリコン島１に分離用の凹溝が存在している
ことを考慮して、上記のようにスパッタリング法を採用
しているが、これに代えて周知のＣＶＤ法や蒸着法によ
りシリサイド層４０を形成するようにしてもよい。
たスパッタリング法により形成し、単結晶シリコン島１
の底面及び側面を全て覆うようにしている。なお、この
実施例では、シリサイド層４０の形成に際して、下地と
なる単結晶シリコン島１に分離用の凹溝が存在している
ことを考慮して、上記のようにスパッタリング法を採用
しているが、これに代えて周知のＣＶＤ法や蒸着法によ
りシリサイド層４０を形成するようにしてもよい。
次に、この実施例では、シリサイド層４０としてモリブ
デン（ＭＯ）のシリサイド（ＭｏＳｔｚ）を用いている
。
デン（ＭＯ）のシリサイド（ＭｏＳｔｚ）を用いている
。
これは、多結晶シリコン層３を形成するときの熱処理温
度や、所望の半導体素子をこの基板に形成するための拡
散プロセスでの熱処理温度を考慮し、少くとも１１００
℃の温度でも充分に安定であること、及び化学薬品に対
する耐性がシリコンに近いこと、さらに、この実施例で
は、シリサイド層４０が基板の表面に露出する部分Ａが
あるが、この部分Ａには、基板表面に形成される金属配
線と絶縁が保たれるようにするための絶縁膜が必要であ
るが、この絶縁膜が熱酸化プロセスで形成でき、かつ、
多結晶シリコンの熱酸化膜と同等の特性が得られること
などを条件として決められたものである。なお、このモ
リブデンシリサイドの外、タングステン（Ｗ）、タンタ
ル（Ｔ、）などの高融点金属のシリサイドを用いるよう
にしてもよい。
度や、所望の半導体素子をこの基板に形成するための拡
散プロセスでの熱処理温度を考慮し、少くとも１１００
℃の温度でも充分に安定であること、及び化学薬品に対
する耐性がシリコンに近いこと、さらに、この実施例で
は、シリサイド層４０が基板の表面に露出する部分Ａが
あるが、この部分Ａには、基板表面に形成される金属配
線と絶縁が保たれるようにするための絶縁膜が必要であ
るが、この絶縁膜が熱酸化プロセスで形成でき、かつ、
多結晶シリコンの熱酸化膜と同等の特性が得られること
などを条件として決められたものである。なお、このモ
リブデンシリサイドの外、タングステン（Ｗ）、タンタ
ル（Ｔ、）などの高融点金属のシリサイドを用いるよう
にしてもよい。
さらに、この実施例では、シリサイドＪ！ｌ！４０が設
゛けられていることにより、ＣＶＤ法によって２酸化シ
リコンｌ！ ２を形成している。
゛けられていることにより、ＣＶＤ法によって２酸化シ
リコンｌ！ ２を形成している。
第２図は本発明による誘電体分離基板（第１図）を用い
て第８図と同様な縦形のＭ ＯＳ Ｆ Ｅ ’Ｔ’を形
成した場合の本発明の一実施例で、単結晶シリコン島１
と２酸化シリコン膜２の間にシリサイド層４０が設けら
れているほかは第８図の従来例と同じである。
て第８図と同様な縦形のＭ ＯＳ Ｆ Ｅ ’Ｔ’を形
成した場合の本発明の一実施例で、単結晶シリコン島１
と２酸化シリコン膜２の間にシリサイド層４０が設けら
れているほかは第８図の従来例と同じである。
この第２図の実施例におけるシリサイド層４０は、厚さ
が１μｍのモリブデンシリサイド（ＭｏＳｔｚ）を用い
、シート抵抗ρ３．としては０．５Ω／口が得られてい
るものである。そして、このように、高濃度不純物層４
よりもかなり低抵抗のシリサイド層４０を設けたことに
より、この実施例では、ＦＥＴがオン状態のときの電流
は、この不純物層４内を横に流れることなく、その大部
分がシリサイドＪＷ４０内に入り、ここを横に流れてド
レイン電極７に到達するようになる。
が１μｍのモリブデンシリサイド（ＭｏＳｔｚ）を用い
、シート抵抗ρ３．としては０．５Ω／口が得られてい
るものである。そして、このように、高濃度不純物層４
よりもかなり低抵抗のシリサイド層４０を設けたことに
より、この実施例では、ＦＥＴがオン状態のときの電流
は、この不純物層４内を横に流れることなく、その大部
分がシリサイドＪＷ４０内に入り、ここを横に流れてド
レイン電極７に到達するようになる。
そこで、このときのＲＤは次のようになる。
ＲＤ ＝ Ｒｎｎ 十Ｒｏ＋％” ＋ ＲＯ３’−−
−−−−−・（３）ここで、Ｒｏｓはシリサイド層の広
がり抵抗である。
−−−−−・（３）ここで、Ｒｏｓはシリサイド層の広
がり抵抗である。
これに上記第８図の場合と同じサイズの素子とし、かつ
同じ数値をあてはめてみると、ＲＤｙ＋ さ２０Ω ＲＩ、１１′ユ０，０４Ω ＲＩｌ！ な□・ρ、Ｉさ０．１３Ωが得られ、第８
図におけるＲ、、’＝５Ωを、（Ｒｏに〇、０４Ω）＋
（Ｒｏｓユ０．１３Ω） ＝０．２Ωに低減させるこ
とができ、オン抵抗Ｒ８Ｎとしては無視できる値を達成
することができた。
同じ数値をあてはめてみると、ＲＤｙ＋ さ２０Ω ＲＩ、１１′ユ０，０４Ω ＲＩｌ！ な□・ρ、Ｉさ０．１３Ωが得られ、第８
図におけるＲ、、’＝５Ωを、（Ｒｏに〇、０４Ω）＋
（Ｒｏｓユ０．１３Ω） ＝０．２Ωに低減させるこ
とができ、オン抵抗Ｒ８Ｎとしては無視できる値を達成
することができた。
次に、本発明の他の実施例について説明する。
−ｉに、集積回路上で複数の電極配線が交差する場合に
は、これらの電極配線の交差する部分間に層間絶縁膜を
設け、いわゆる２層配線化することが知られている。
は、これらの電極配線の交差する部分間に層間絶縁膜を
設け、いわゆる２層配線化することが知られている。
ところで、誘電体分離基板による集積回路は、その特長
を活して高耐圧回路構成とする場合が多いが、このよう
な場合で上記したような配線の交差部分に２層配線を用
いたのでは、製品の歩留りや信頼性の点で問題があり、
そのため、これも誘電体分離基板の特長を活して、交差
部分での配線の一方を基板の単結晶シリコン島の一つを
用いて回路を構成する、いわゆるクロスアンダ一方式を
用いることが一般化されている。
を活して高耐圧回路構成とする場合が多いが、このよう
な場合で上記したような配線の交差部分に２層配線を用
いたのでは、製品の歩留りや信頼性の点で問題があり、
そのため、これも誘電体分離基板の特長を活して、交差
部分での配線の一方を基板の単結晶シリコン島の一つを
用いて回路を構成する、いわゆるクロスアンダ一方式を
用いることが一般化されている。
しかしながら、このクロスアンダ一方式を従来技術によ
って適用した場合には、その単結晶シリコン島によるク
ロスアンダ一部分での抵抗として第８図で説明した、高
濃度不純物層による広がり抵抗が対応し、上記した具体
例と同様に、高濃度不純物層のシート抵抗ρ、を、ρ、
＝２０Ω／口とし、かつ単結晶シリコン島の表面積を１
２０μｍＯとして上記した抵抗の値を求めてみると約２
０Ωになる。
って適用した場合には、その単結晶シリコン島によるク
ロスアンダ一部分での抵抗として第８図で説明した、高
濃度不純物層による広がり抵抗が対応し、上記した具体
例と同様に、高濃度不純物層のシート抵抗ρ、を、ρ、
＝２０Ω／口とし、かつ単結晶シリコン島の表面積を１
２０μｍＯとして上記した抵抗の値を求めてみると約２
０Ωになる。
しかして、このように、電極配線の交差部分での抵抗が
数１０Ωにもなってしまうのでは、回路構成上クロスア
ンダ一方式を適用できない場合を生じ、このためチップ
レイアウトに制限を受け、結果的にチップ面積の増加と
なってしまう。
数１０Ωにもなってしまうのでは、回路構成上クロスア
ンダ一方式を適用できない場合を生じ、このためチップ
レイアウトに制限を受け、結果的にチップ面積の増加と
なってしまう。
そこで、このようなりロスアンダ一方式に本発明を適用
した場合の一実施例が第３図及び第４図である。
した場合の一実施例が第３図及び第４図である。
これらの図において、第４図は第３図のＡ−Ａ’による
断面図で、２つの電極配線２１．２２がクロスアンダ一
方式により交差している部分を示したものであり、その
他は第１図及び第２図の実施例と同じである。
断面図で、２つの電極配線２１．２２がクロスアンダ一
方式により交差している部分を示したものであり、その
他は第１図及び第２図の実施例と同じである。
そして、特にこの第４図から明らかなように、この実施
例では、電極配線２２のクロスアンダ一部分での電流は
矢印で示すように、主としてシリサイド層４０を通って
流れる。この結果、この実施例によれば、例えばシリサ
イド１４０として厚さ１μｍのモリブデンシリサイドを
用い、単結晶シリコン島１の表面積を１２０μｍ口とし
た場合に、約０．５Ωの抵抗となり、クロスアンダ一部
分での抵抗を大幅に減少させることができ、チップ面積
の増加などを充分に抑えることができる。
例では、電極配線２２のクロスアンダ一部分での電流は
矢印で示すように、主としてシリサイド層４０を通って
流れる。この結果、この実施例によれば、例えばシリサ
イド１４０として厚さ１μｍのモリブデンシリサイドを
用い、単結晶シリコン島１の表面積を１２０μｍ口とし
た場合に、約０．５Ωの抵抗となり、クロスアンダ一部
分での抵抗を大幅に減少させることができ、チップ面積
の増加などを充分に抑えることができる。
ところで、以上の実施例では、いずれもシリサイド層４
０と共に高濃度不純物層４もそのまま一緒に設けている
。
０と共に高濃度不純物層４もそのまま一緒に設けている
。
しかして、上記したように、本発明における低抵抗化の
ためには、この高濃度不純物層４は特に必要ないことは
明らかであるが、上記実施例では、シリサイド７１４０
と表面電極とのコンタクト及び高耐圧素子として構成し
たときでのチャンネルストッパとして役立たせるために
Ｈ４２度不純物層４を設けているのである。
ためには、この高濃度不純物層４は特に必要ないことは
明らかであるが、上記実施例では、シリサイド７１４０
と表面電極とのコンタクト及び高耐圧素子として構成し
たときでのチャンネルストッパとして役立たせるために
Ｈ４２度不純物層４を設けているのである。
従って、この高濃度不純物層４を設けないで本発明を実
施してもよく、この場合には第５図のように、素子形成
における拡散工程で表面にだけ高濃度不純物Ｎ６０を形
成するようにしてやればよい。
施してもよく、この場合には第５図のように、素子形成
における拡散工程で表面にだけ高濃度不純物Ｎ６０を形
成するようにしてやればよい。
以上説明したように、本発明によれば、誘電体分離基板
上に設けられた単結晶シリコン島へ電流が流れ込む場合
及び島から電流が流れ出す場合において、等価的に直列
抵抗として加わる単結晶島広がり抵抗を、チップ面積の
増加を伴なわずに充分に低域することを可能にする。
上に設けられた単結晶シリコン島へ電流が流れ込む場合
及び島から電流が流れ出す場合において、等価的に直列
抵抗として加わる単結晶島広がり抵抗を、チップ面積の
増加を伴なわずに充分に低域することを可能にする。
また、本発明によれば、チップ面積の低減に対しては、
厚さ１０μｍの高濃度不純物層にかわり厚さｌＩｚｍの
シリサイド膜を設ければ、単純に９μｍの寸法縮小が一
つの単結晶島の平面方向寸法及び、縦方向寸法について
実現できる。さらに、高濃度層での抵抗低減の為に面積
効率の悪いタテ、ヨコ比に設定していた素子については
、効率の良い比率にできることから素子面積が低減でき
、それぞれチップトータルとしては大きなチップ面積の
低減を可能とする。
厚さ１０μｍの高濃度不純物層にかわり厚さｌＩｚｍの
シリサイド膜を設ければ、単純に９μｍの寸法縮小が一
つの単結晶島の平面方向寸法及び、縦方向寸法について
実現できる。さらに、高濃度層での抵抗低減の為に面積
効率の悪いタテ、ヨコ比に設定していた素子については
、効率の良い比率にできることから素子面積が低減でき
、それぞれチップトータルとしては大きなチップ面積の
低減を可能とする。
第１図は本発明における誘電体分離基板の一実施例を示
す断面図、第２図は本発明の一実施例を示す断面図、第
３図及び第４図は本発明の他の一実施例を示す表面斜視
図及び断面図、第５図は本発明における誘電体分離基板
の他の一実施例を示す断面図、第６図は縦型ＭＯＳ Ｆ
ＥＴの従来例を示す断面図、第７図は誘電体分離基板
の従来例を示す断面図、第８図は誘電体分離基板による
縦型ＭＯ３ＦＥＴの従来例を示す断面図である。 １・・・単結晶シリコン島、２・・・２酸化シリコン膜
、３・・・多結晶シリコン層、４・・・高濃度不純物層
、５・・・ゲート電極、６・・・ソース電極、２１．２
２・・・電極配線。 第１図 第２Ｅ 第３図 第４図 第５図 第６図
す断面図、第２図は本発明の一実施例を示す断面図、第
３図及び第４図は本発明の他の一実施例を示す表面斜視
図及び断面図、第５図は本発明における誘電体分離基板
の他の一実施例を示す断面図、第６図は縦型ＭＯＳ Ｆ
ＥＴの従来例を示す断面図、第７図は誘電体分離基板
の従来例を示す断面図、第８図は誘電体分離基板による
縦型ＭＯ３ＦＥＴの従来例を示す断面図である。 １・・・単結晶シリコン島、２・・・２酸化シリコン膜
、３・・・多結晶シリコン層、４・・・高濃度不純物層
、５・・・ゲート電極、６・・・ソース電極、２１．２
２・・・電極配線。 第１図 第２Ｅ 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、単結晶シリコン領域を誘電体層により絶縁分離して
支持層面に埋込んだ形で形成した誘電体分離基板を備え
た半導体装置において、上記単結晶シリコン領域と上記
誘電体層との間に金属とシリコンからなるシリサイド層
を設け、このシリサイド層と上記支持層面に形成した電
極との間に電流通路が形成されるように構成したことを
特徴とする半導体装置。 ２、特許請求の範囲第１項において、上記金属がモリブ
デン、タングステンそれにタンタルのいずれかであるこ
とを特徴とする半導体装置。 ３、特許請求の範囲第１項において、上記単結晶シリコ
ン領域がＰＮ接合を含むものと含まないものとの少くと
も一方であることを特徴とする半導体装置。 ４、特許請求の範囲第３項において、上記単結晶シリコ
ン領域が少くとも２以上設けられていることを特徴とす
る半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075626A JPS62232965A (ja) | 1986-04-03 | 1986-04-03 | 半導体装置 |
| DE19873710503 DE3710503A1 (de) | 1986-04-03 | 1987-03-30 | Integrierte halbleiterschaltungsvorrichtung |
| KR870003112A KR870010631A (ko) | 1986-04-03 | 1987-04-02 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075626A JPS62232965A (ja) | 1986-04-03 | 1986-04-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232965A true JPS62232965A (ja) | 1987-10-13 |
Family
ID=13581625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075626A Pending JPS62232965A (ja) | 1986-04-03 | 1986-04-03 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS62232965A (ja) |
| KR (1) | KR870010631A (ja) |
| DE (1) | DE3710503A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023001835A (ja) * | 2021-06-21 | 2023-01-06 | 良孝 菅原 | 高性能パワー集積回路半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839309A (en) * | 1988-03-30 | 1989-06-13 | American Telephone And Telegraph Company, At&T Technologies, Inc. | Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion |
| DE3922671A1 (de) * | 1989-07-10 | 1991-01-24 | Siemens Ag | Akustoelektronisches bauelement mit einer oberflaechenwellenanordnung und einer elektronischen halbleiterschaltung |
| DE102004050740A1 (de) * | 2004-10-19 | 2006-04-20 | Atmel Germany Gmbh | Halbleitergegenstand und Verfahren zur Herstellung |
-
1986
- 1986-04-03 JP JP61075626A patent/JPS62232965A/ja active Pending
-
1987
- 1987-03-30 DE DE19873710503 patent/DE3710503A1/de not_active Ceased
- 1987-04-02 KR KR870003112A patent/KR870010631A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023001835A (ja) * | 2021-06-21 | 2023-01-06 | 良孝 菅原 | 高性能パワー集積回路半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3710503A1 (de) | 1987-10-22 |
| KR870010631A (ko) | 1987-11-30 |
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