JPH02216847A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH02216847A JPH02216847A JP3750789A JP3750789A JPH02216847A JP H02216847 A JPH02216847 A JP H02216847A JP 3750789 A JP3750789 A JP 3750789A JP 3750789 A JP3750789 A JP 3750789A JP H02216847 A JPH02216847 A JP H02216847A
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Links
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- 230000015556 catabolic process Effects 0.000 title abstract description 13
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- 238000002955 isolation Methods 0.000 claims description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
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Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧半導体装置に関し、特に埋込み拡散層に
よって分離された高耐圧ＭＯ３）ランジスタに関する。
よって分離された高耐圧ＭＯ３）ランジスタに関する。
〔従来の技術］
従来、ＰＮ接合分離により素子間分離が行われる高耐圧
ＭＯ３，）ランジスタでは、素子を形成するエピタキシ
ャル層を逆導電型の埋込層で包囲して分離し、この分離
されたエピタキシャル層に高耐圧ＭＯＳトランジスタを
形成している。そして、このＭＯＳ）ランジスタを他の
素子や外部配線と接続する際には、配線をこの素子分離
用の埋込層上を通して接続を行っている。
ＭＯ３，）ランジスタでは、素子を形成するエピタキシ
ャル層を逆導電型の埋込層で包囲して分離し、この分離
されたエピタキシャル層に高耐圧ＭＯＳトランジスタを
形成している。そして、このＭＯＳ）ランジスタを他の
素子や外部配線と接続する際には、配線をこの素子分離
用の埋込層上を通して接続を行っている。
上述した従来の高耐圧ＭＯ３）ランジスタでは、埋込層
上を通された配線に埋込層と同電位の高電圧が印加され
たとき、換言すればエピタキシャル層と逆電位の高電圧
が印加されたときに、配線下のエピタキシャル層が反転
される。そして、この反転層がソース・ドレイン領域或
いはコンタクト領域等の高濃度の拡散層に衝突した所で
ブレークダウンを起こし、耐圧を低下させるという問題
が生じている。
上を通された配線に埋込層と同電位の高電圧が印加され
たとき、換言すればエピタキシャル層と逆電位の高電圧
が印加されたときに、配線下のエピタキシャル層が反転
される。そして、この反転層がソース・ドレイン領域或
いはコンタクト領域等の高濃度の拡散層に衝突した所で
ブレークダウンを起こし、耐圧を低下させるという問題
が生じている。
本発明はこのようなエピタキシャル層の反転による耐圧
の低下を防止した高耐圧半導体装置を提供することを目
的とする。
の低下を防止した高耐圧半導体装置を提供することを目
的とする。
本発明の高耐圧半導体装置は、一導電型の半導体基板に
逆導電型のエピタキシャル層を形成し、このエピタキシ
ャル層を一導電型の埋込層で形成した素子分Ｍ ｆｉｌ
域により素子分離する半導体装置において、半導体基板
上には素子分離領域上を通して延設される素子分離領域
と同極性電位の配線と交差するポリシリコン配線を設け
ており、しかもこのポリシリコン配線を前記素子分離領
域と逆極性電位に保持した構成としている。
逆導電型のエピタキシャル層を形成し、このエピタキシ
ャル層を一導電型の埋込層で形成した素子分Ｍ ｆｉｌ
域により素子分離する半導体装置において、半導体基板
上には素子分離領域上を通して延設される素子分離領域
と同極性電位の配線と交差するポリシリコン配線を設け
ており、しかもこのポリシリコン配線を前記素子分離領
域と逆極性電位に保持した構成としている。
上述した構成では、素子分１ｇ領域上を通して延設され
る配線が原因とされる反転層の発生をポリシリコン配線
によって抑制し、この反転層により生じるブレークダウ
ンを抑制して高耐圧化を可能とする。
る配線が原因とされる反転層の発生をポリシリコン配線
によって抑制し、この反転層により生じるブレークダウ
ンを抑制して高耐圧化を可能とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
Ｐ−型シリコン基板１の素子分離領域に高濃度のＰ型不
純物を選、次的に導入しておき、この基板１上にＮ−型
エピタキシャル層２を成長する。このとき、前記Ｐ型不
純物が上方に拡散し、Ｐ゛゛込層３が形成される。更に
、エピタキシャル層２０表面から高濃度のＰ型不純物を
選択的に拡散させてＰ“層４を形成し、前記Ｐ°埋込層
３に到達させることで、これらＰ゛゛込層３とＰ゛層４
で素子分離領域５を形成する。
純物を選、次的に導入しておき、この基板１上にＮ−型
エピタキシャル層２を成長する。このとき、前記Ｐ型不
純物が上方に拡散し、Ｐ゛゛込層３が形成される。更に
、エピタキシャル層２０表面から高濃度のＰ型不純物を
選択的に拡散させてＰ“層４を形成し、前記Ｐ°埋込層
３に到達させることで、これらＰ゛゛込層３とＰ゛層４
で素子分離領域５を形成する。
この素子分離領域で分離されたエピタキシャル層２には
、ＭｏＳトランジスタを形成しており、図では例えばエ
ピタキシャルコンタクト領域としてのＮ“拡散層１０を
示している。
、ＭｏＳトランジスタを形成しており、図では例えばエ
ピタキシャルコンタクト領域としてのＮ“拡散層１０を
示している。
マタ、前記シリコン基板１上には、シリコン酸化膜から
なる厚い絶縁膜６を形成し、更にこの上にリンガラス（
ＰＳＧ）膜７を形成し、この上にアルミニウム配、９８
を形成している。このアルミニウム配線８はエピタキシ
ャル層２に形成されたＭｏ３）ランジスタを他のＭｏ３
）ランジスタ或いは電源、接地等の外部配線に接続する
ためのものである。
なる厚い絶縁膜６を形成し、更にこの上にリンガラス（
ＰＳＧ）膜７を形成し、この上にアルミニウム配、９８
を形成している。このアルミニウム配線８はエピタキシ
ャル層２に形成されたＭｏ３）ランジスタを他のＭｏ３
）ランジスタ或いは電源、接地等の外部配線に接続する
ためのものである。
そして、前記絶縁膜６の上には、前記Ｎ゛型型数散層０
と素子分Ｎ領域５との間において、前記アルミニウム配
線８と交差するようにパターン形成したポリシリコン配
線９を形成している。このポリシリコン配線９は前記エ
ピタキシャル層２に電気接続しており、常にエピタキシ
ャル層２と同電位に保持されるように構成している。
と素子分Ｎ領域５との間において、前記アルミニウム配
線８と交差するようにパターン形成したポリシリコン配
線９を形成している。このポリシリコン配線９は前記エ
ピタキシャル層２に電気接続しており、常にエピタキシ
ャル層２と同電位に保持されるように構成している。
ここで、前記エピタキシャル層２は高圧Ｖ０電位とされ
、前記素子分離領域５はＶＳＳ電位とされているため、
これらの接合面には空乏層１１が広がり、耐圧を保って
いる。
、前記素子分離領域５はＶＳＳ電位とされているため、
これらの接合面には空乏層１１が広がり、耐圧を保って
いる。
ここで、アルミニウム配線８にＶＳＳ電位が加えられる
と、エピタキシャル層２の表面はこのＶ。
と、エピタキシャル層２の表面はこのＶ。
電位に引かれてホールが集まりＰ−型に反転する。
こうして形成されたＰ−反転１ｉ１１２はＮ゛゛散層１
０に到達し、Ｐ−Ｎ’″接合の耐圧以上の電界がかかる
と、素子分Ｍ ’ｐＴＪ域５とエピタキシャル層２の耐
圧の実力以下でもブレークダウンを起こすおそれがある
。
０に到達し、Ｐ−Ｎ’″接合の耐圧以上の電界がかかる
と、素子分Ｍ ’ｐＴＪ域５とエピタキシャル層２の耐
圧の実力以下でもブレークダウンを起こすおそれがある
。
しかしながら、この構成ではポリシリコン配線９はＰＳ
Ｇｉ７＠介さずシリコン酸化膜６の上に直接形成されて
いるため、ポリシリコン配線９の高電位の影響でアルミ
ニウム配線８の下に生じる反転層１２は反転し難くなり
、上述した反転層によるブレークダウンの発生を防止す
る。
Ｇｉ７＠介さずシリコン酸化膜６の上に直接形成されて
いるため、ポリシリコン配線９の高電位の影響でアルミ
ニウム配線８の下に生じる反転層１２は反転し難くなり
、上述した反転層によるブレークダウンの発生を防止す
る。
なお、本発明はＮ型シリコン基板にＰ−エピタキシャル
層を形成しかつこのエピタキシャル層をＮ゛゛込層によ
り素子分離する構成においても同様に適用することがで
きる。
層を形成しかつこのエピタキシャル層をＮ゛゛込層によ
り素子分離する構成においても同様に適用することがで
きる。
以上説明したように本発明は、素子分離領域と同極性電
位の配線と交差するポリシリコン配線を設け、かつこの
ポリシリコン配線を前記素子分離領域と逆極性電位に保
持しているので、素子分離領域上を通して延設された配
線が原因とされる反転層の発生をポリシリコン配線によ
って抑制し、素子分離領域とエピタキシャル層との本来
の耐圧を保って半導体装置の高耐圧化を実現できる効果
がある。
位の配線と交差するポリシリコン配線を設け、かつこの
ポリシリコン配線を前記素子分離領域と逆極性電位に保
持しているので、素子分離領域上を通して延設された配
線が原因とされる反転層の発生をポリシリコン配線によ
って抑制し、素子分離領域とエピタキシャル層との本来
の耐圧を保って半導体装置の高耐圧化を実現できる効果
がある。
第１図は本発明の一実施例の縦断面図である。
１・・・Ｐ型シリコン基板、２・・・Ｎ−エピタキシャ
ル層、３・・・Ｐ゛埋込層、４・・・Ｐ゛層、５・・・
素子分離領域、６・・・シリコン酸化膜、７・・・ＰＳ
Ｇ、８・・・アルミニウム配線、９・・・ポリシリコン
配線、１０・・・Ｎ゛拡散層、１１・・・空乏層、１２
・・・Ｐ−型反転層。
ル層、３・・・Ｐ゛埋込層、４・・・Ｐ゛層、５・・・
素子分離領域、６・・・シリコン酸化膜、７・・・ＰＳ
Ｇ、８・・・アルミニウム配線、９・・・ポリシリコン
配線、１０・・・Ｎ゛拡散層、１１・・・空乏層、１２
・・・Ｐ−型反転層。
Claims (1)
- １、一導電型の半導体基板に逆導電型のエピタキシャル
層を形成し、このエピタキシャル層を一導電型の埋込層
で形成した素子分離領域により素子分離した半導体装置
において、前記半導体基板上には前記素子分離領域上を
通して延設される素子分離領域と同極性電位の配線と交
差するポリシリコン配線を設け、かつこのポリシリコン
配線を前記素子分離領域と逆極性電位に保持したことを
特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3750789A JPH02216847A (ja) | 1989-02-17 | 1989-02-17 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3750789A JPH02216847A (ja) | 1989-02-17 | 1989-02-17 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216847A true JPH02216847A (ja) | 1990-08-29 |
Family
ID=12499445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3750789A Pending JPH02216847A (ja) | 1989-02-17 | 1989-02-17 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216847A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4985984A (ja) * | 1972-12-20 | 1974-08-17 | ||
| JPS6156431A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 高圧半導体集積回路 |
-
1989
- 1989-02-17 JP JP3750789A patent/JPH02216847A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4985984A (ja) * | 1972-12-20 | 1974-08-17 | ||
| JPS6156431A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 高圧半導体集積回路 |
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