JPH0222858A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0222858A JPH0222858A JP63173215A JP17321588A JPH0222858A JP H0222858 A JPH0222858 A JP H0222858A JP 63173215 A JP63173215 A JP 63173215A JP 17321588 A JP17321588 A JP 17321588A JP H0222858 A JPH0222858 A JP H0222858A
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- Japan
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- well
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- wiring part
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 27
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
゛〔従来の技術〕
従来の半導体装置は、第３図に示すように、Ｐ型シリコ
ン基板１の主面に設けたＮ型ウェル２と、Ｎ型ウェル２
を含む表面に設けて素子形成領域を区画するフィールド
酸化膜３と、Ｎ型ウェル２の前記素子形成領域の表面に
設けたゲート絶縁膜４及びゲート絶縁膜４の上に設けた
ゲート電極５及びゲート電極５に整合してＮ型ウェル２
に設けたソース領域６ａ及びドレイン領域７ａにより構
成するＰチャネル型ＭＯＳトランジスタと、Ｎ型ウェル
２に設けたウェルコンタクト用のＮ１型拡散領域８と、
ゲート電８！！５を含む表面に設けた絶縁膜１２に設け
た・開孔部によりＮ＋型拡散領域８と接続し絶縁膜１２
の上に延在して設けた配線９と、同様にＮ型ウェル２以
外の前記素子形成領域の表面に設けたゲート絶縁膜４及
びゲート絶縁ＪＩＩ４の上に設けたゲート電極５及びゲ
ート電極５に整合してＰ型シリコン基板ｌに設けたソー
ス領域６ｂ及びドレイン領域７ｂにより構成するＮチャ
ネル型ＭＯ３）ランジスタと、Ｎ型ウェル２以外の前記
素子形成領域に設けた基板コンタクト用のＰ＋型拡散領
域１０と、絶縁膜１２に設けた開孔部によりＰ＋型拡散
領域１０と接続し絶縁膜１２の上に延在して設けた配線
１１とを有している。また、第４図に示すように、ラッ
チアップの抑制効果向上と、トランジスタの特性安定化
のため、広い面積で基板又はウェルの電位を供給しよう
とする場合は、コンタクトホール１３を多数設ける必要
がある。
ン基板１の主面に設けたＮ型ウェル２と、Ｎ型ウェル２
を含む表面に設けて素子形成領域を区画するフィールド
酸化膜３と、Ｎ型ウェル２の前記素子形成領域の表面に
設けたゲート絶縁膜４及びゲート絶縁膜４の上に設けた
ゲート電極５及びゲート電極５に整合してＮ型ウェル２
に設けたソース領域６ａ及びドレイン領域７ａにより構
成するＰチャネル型ＭＯＳトランジスタと、Ｎ型ウェル
２に設けたウェルコンタクト用のＮ１型拡散領域８と、
ゲート電８！！５を含む表面に設けた絶縁膜１２に設け
た・開孔部によりＮ＋型拡散領域８と接続し絶縁膜１２
の上に延在して設けた配線９と、同様にＮ型ウェル２以
外の前記素子形成領域の表面に設けたゲート絶縁膜４及
びゲート絶縁ＪＩＩ４の上に設けたゲート電極５及びゲ
ート電極５に整合してＰ型シリコン基板ｌに設けたソー
ス領域６ｂ及びドレイン領域７ｂにより構成するＮチャ
ネル型ＭＯ３）ランジスタと、Ｎ型ウェル２以外の前記
素子形成領域に設けた基板コンタクト用のＰ＋型拡散領
域１０と、絶縁膜１２に設けた開孔部によりＰ＋型拡散
領域１０と接続し絶縁膜１２の上に延在して設けた配線
１１とを有している。また、第４図に示すように、ラッ
チアップの抑制効果向上と、トランジスタの特性安定化
のため、広い面積で基板又はウェルの電位を供給しよう
とする場合は、コンタクトホール１３を多数設ける必要
がある。
上述した従来の半導体装置は、基板電位供給のための電
源配線を他の信号配線と同一の層で形成するため、信号
配線の配置に制限を与えてその配線設計を困難にし、そ
のため半導体チップの寸法を大きくしなければならない
という欠点がある。
源配線を他の信号配線と同一の層で形成するため、信号
配線の配置に制限を与えてその配線設計を困難にし、そ
のため半導体チップの寸法を大きくしなければならない
という欠点がある。
また、ラッチアップの抑制効果の向上とトランジスタ特
性安定化のために、低いコンタクト抵抗で基板電位を供
給する必要がある場合は、電源配線と基板を接続するコ
ンタクトホールを多数設けるか、大面積のコンタクトホ
ールを形成する必要があるが、トランジスタに接続する
信号配線の配置との関係でコンタクトホールの数または
形状に制限があるため、コンタクト抵抗値を大きくし、
ラッチアップの抑制効果を低下させ、トランジスタ特性
を不安定にするという欠点がある。
性安定化のために、低いコンタクト抵抗で基板電位を供
給する必要がある場合は、電源配線と基板を接続するコ
ンタクトホールを多数設けるか、大面積のコンタクトホ
ールを形成する必要があるが、トランジスタに接続する
信号配線の配置との関係でコンタクトホールの数または
形状に制限があるため、コンタクト抵抗値を大きくし、
ラッチアップの抑制効果を低下させ、トランジスタ特性
を不安定にするという欠点がある。
本発明の半導体装置は、−導電型半導体基板に設けた逆
導電型ウェルと、前記ウェル及び前記ウェル以外の前記
半導体基板のそれぞれに設けたＭＯＳトランジスタとを
有する半導体装置において、前記ウェル及び前記半導体
基板のいずれか一方又は双方に前記ＭＯＳトランジスタ
のソース及びドレイン領域の接合深さより深く設けたコ
ンタクト用拡散領域と、前記拡散領域に埋込んで設けた
配線とを有する。
導電型ウェルと、前記ウェル及び前記ウェル以外の前記
半導体基板のそれぞれに設けたＭＯＳトランジスタとを
有する半導体装置において、前記ウェル及び前記半導体
基板のいずれか一方又は双方に前記ＭＯＳトランジスタ
のソース及びドレイン領域の接合深さより深く設けたコ
ンタクト用拡散領域と、前記拡散領域に埋込んで設けた
配線とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第１図に示すように、Ｐ型シリコン基板１の主面に設け
たＮ型ウェル２と、Ｎ型ウェル２を含む表面に設けて素
子形成領域を区画するフィールド酸化膜３と、Ｎ型ウェ
ル２の前記素子形成領域の表面に設けたゲート絶縁膜４
及びゲート絶縁膜の上に設けたゲート電極５及びゲート
電極５に整合してＮ型ウェル２に設けたソース領域６ａ
及びドレイン領域７ａにより構成するＰチャネル型ＭＯ
３）ランジスタと、Ｎ型ウェル２にソース領域６ａ及び
ドレイン領域７ａよりも深い溝を形成しＮ型不純物を選
択的にイオン注入して設けたウェルコンタクト用のＮ＋
型拡散領域８と、前記溝に後工程の最大処理温度より融
点の高い金属層を埋込んで形成した拡散領域８と接続す
る第１の配線つと、同様にＮ型ウェル２以外の前記素子
形成領域の表面に設けたゲート絶縁膜４及びゲート絶縁
膜４の上に設けたゲート電極５及びゲート電極５に整合
してＰ型シリコン基板１に設けたソース領域６ｂ及びド
レイン領域７ｂにより構成するＮチャネル型ＭＯＳトラ
ンジスタと、Ｎ型ウェル２以外の前記素子形成領域にソ
ース領域６ｂ及びドレイン領域７ｂよりも深い溝を形成
しＰ型不純物を選択的にイオン注入して設けた基板コン
タクト用のＰ＋型拡散領域１０と、前記溝に埋込んで形
成しＰ＋型拡散領域１０と接続する第２の配線１１とを
有している。
たＮ型ウェル２と、Ｎ型ウェル２を含む表面に設けて素
子形成領域を区画するフィールド酸化膜３と、Ｎ型ウェ
ル２の前記素子形成領域の表面に設けたゲート絶縁膜４
及びゲート絶縁膜の上に設けたゲート電極５及びゲート
電極５に整合してＮ型ウェル２に設けたソース領域６ａ
及びドレイン領域７ａにより構成するＰチャネル型ＭＯ
３）ランジスタと、Ｎ型ウェル２にソース領域６ａ及び
ドレイン領域７ａよりも深い溝を形成しＮ型不純物を選
択的にイオン注入して設けたウェルコンタクト用のＮ＋
型拡散領域８と、前記溝に後工程の最大処理温度より融
点の高い金属層を埋込んで形成した拡散領域８と接続す
る第１の配線つと、同様にＮ型ウェル２以外の前記素子
形成領域の表面に設けたゲート絶縁膜４及びゲート絶縁
膜４の上に設けたゲート電極５及びゲート電極５に整合
してＰ型シリコン基板１に設けたソース領域６ｂ及びド
レイン領域７ｂにより構成するＮチャネル型ＭＯＳトラ
ンジスタと、Ｎ型ウェル２以外の前記素子形成領域にソ
ース領域６ｂ及びドレイン領域７ｂよりも深い溝を形成
しＰ型不純物を選択的にイオン注入して設けた基板コン
タクト用のＰ＋型拡散領域１０と、前記溝に埋込んで形
成しＰ＋型拡散領域１０と接続する第２の配線１１とを
有している。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第２図に示すように、第１の実施例と同様にして設けた
ウェルコンタクト用のＮ＋型拡散領域８及び基板コンタ
クト用のＰ＋型拡散領域１０に設けた溝のそれぞれに金
属層を埋込んで形成した第１及び第２の配線９，１０が
前記溝の周縁部のＮ＋型拡散領域８及びＰ＋型拡散領域
１０のそれぞれの上に延在して形成されている以外は第
１の実施例と同じである。第２の実施例では、第１及び
第２の配線の断面積を大きくでき、配線の抵抗を下げて
、ラッチアップの抑制効果を高め、トランジスタの特性
変動を小さくすることができる。
ウェルコンタクト用のＮ＋型拡散領域８及び基板コンタ
クト用のＰ＋型拡散領域１０に設けた溝のそれぞれに金
属層を埋込んで形成した第１及び第２の配線９，１０が
前記溝の周縁部のＮ＋型拡散領域８及びＰ＋型拡散領域
１０のそれぞれの上に延在して形成されている以外は第
１の実施例と同じである。第２の実施例では、第１及び
第２の配線の断面積を大きくでき、配線の抵抗を下げて
、ラッチアップの抑制効果を高め、トランジスタの特性
変動を小さくすることができる。
以上説明したように本発明は、基板又はウェルに電位を
供給する電源配線を信号配線と別層の基板主面下にトラ
ンジスタのソース・ドレイン領域よりも深く形成したコ
ンタクト領域に埋込んで形成することにより、基板電位
を低いコンタクト抵抗値でかつ広い面積に供給すること
ができるため、小さいチップ面積のままラッチアップ抑
制効果を高め、トランジスタの特性変動を小さくできる
効果がある。
供給する電源配線を信号配線と別層の基板主面下にトラ
ンジスタのソース・ドレイン領域よりも深く形成したコ
ンタクト領域に埋込んで形成することにより、基板電位
を低いコンタクト抵抗値でかつ広い面積に供給すること
ができるため、小さいチップ面積のままラッチアップ抑
制効果を高め、トランジスタの特性変動を小さくできる
効果がある。
また、基板主面下に埋め込んだ電源配線をトランジスタ
の動作電源として使用した場合は、信号配線の設計の許
容度を広げ、信号配線に必要なチップ上の面積を小さく
することができる効果がある。
の動作電源として使用した場合は、信号配線の設計の許
容度を広げ、信号配線に必要なチップ上の面積を小さく
することができる効果がある。
１・・・Ｐ型シリコン基板、２・・・Ｎ型ウェル、３・
・・フィールド酸化膜、４・・・ゲート絶縁膜、ヲ・・
・ゲート電極、６ａ、６ｂ・・・ソース領域、７ａ、７
ｂ・・・ドレイン領域、８・・・Ｎ１型拡散領域、９・
・・配線、１０・・・Ｐ＋型拡散領域、１１・・・配線
、１２・・・絶縁膜、１３・・・コンタクトホール。
・・フィールド酸化膜、４・・・ゲート絶縁膜、ヲ・・
・ゲート電極、６ａ、６ｂ・・・ソース領域、７ａ、７
ｂ・・・ドレイン領域、８・・・Ｎ１型拡散領域、９・
・・配線、１０・・・Ｐ＋型拡散領域、１１・・・配線
、１２・・・絶縁膜、１３・・・コンタクトホール。
Claims (1)
- 一導電型半導体基板に設けた逆導電型ウェルと、前記ウ
ェル及び前記ウェル以外の前記半導体基板のそれぞれに
設けたＭＯＳトランジスタとを有する半導体装置におい
て、前記ウェル及び前記半導体基板のいずれか一方又は
双方に前記ＭＯＳトランジスタのソース及びドレイン領
域の接合深さより深く設けたコンタクト用拡散領域と前
記拡散領域に埋込んで設けた配線とを有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173215A JPH0222858A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173215A JPH0222858A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222858A true JPH0222858A (ja) | 1990-01-25 |
Family
ID=15956261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173215A Pending JPH0222858A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222858A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257961A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置 |
| US6706413B2 (en) * | 2001-04-03 | 2004-03-16 | Sympatex Technologies Gmbh | Non-porous, breathable membrane containing polyamide-4,6 |
| US9056513B2 (en) | 2010-11-19 | 2015-06-16 | Oki Data Corporation | Ink ribbon cartridge and printer |
-
1988
- 1988-07-11 JP JP63173215A patent/JPH0222858A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257961A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置 |
| US6706413B2 (en) * | 2001-04-03 | 2004-03-16 | Sympatex Technologies Gmbh | Non-porous, breathable membrane containing polyamide-4,6 |
| US9056513B2 (en) | 2010-11-19 | 2015-06-16 | Oki Data Corporation | Ink ribbon cartridge and printer |
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