JPH0221687B2 - - Google Patents
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- JPH0221687B2 JPH0221687B2 JP11022683A JP11022683A JPH0221687B2 JP H0221687 B2 JPH0221687 B2 JP H0221687B2 JP 11022683 A JP11022683 A JP 11022683A JP 11022683 A JP11022683 A JP 11022683A JP H0221687 B2 JPH0221687 B2 JP H0221687B2
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- JP
- Japan
- Prior art keywords
- circuit
- high impedance
- switch
- level shift
- detection amplifier
- Prior art date
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- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は電源雑音信号を打消すための基板バ
イアス電位を作り出す基板バイアス回路に関す
る。
イアス電位を作り出す基板バイアス回路に関す
る。
（従来技術）
フイルタ回路を半導体集積回路として実現する
ための有力な手段の１つとして、スイツチト・キ
ヤパシタを用いた方法が知られている。
ための有力な手段の１つとして、スイツチト・キ
ヤパシタを用いた方法が知られている。
このようにスイツチト・キヤパシタを用いて構
成されたフイルタをスイツチト・キヤパシタ・フ
イルタ（以下S.C・Ｆという）というが、構成素
子であるスイツチには通常CMOS半導体スイツ
チが用いられる。このようなCMOS半導体スイ
ツチを用いると、ソース、ドレインと半導体基板
との間の接合容量や、ゲート容量などの浮遊容量
を介して電源雑音信号が漏れてくる。この電源雑
音信号はＳ・Ｃ・Ｆを構成する演算増巾器に入力
されて増巾され、電源雑音除去比（以下PSRRと
いう）を劣化させる原因となる。
成されたフイルタをスイツチト・キヤパシタ・フ
イルタ（以下S.C・Ｆという）というが、構成素
子であるスイツチには通常CMOS半導体スイツ
チが用いられる。このようなCMOS半導体スイ
ツチを用いると、ソース、ドレインと半導体基板
との間の接合容量や、ゲート容量などの浮遊容量
を介して電源雑音信号が漏れてくる。この電源雑
音信号はＳ・Ｃ・Ｆを構成する演算増巾器に入力
されて増巾され、電源雑音除去比（以下PSRRと
いう）を劣化させる原因となる。
これを解決する１つの方法として、第１図に示
したような基板バイアス回路が提案されている。
したような基板バイアス回路が提案されている。
１はダミースイツチ（以下D.S.Wという）で、
半導体基板内に形成されたスイツチによつて検出
される電源雑音信号と等価な信号を検出するため
に使用される。D.S.W１はスイツチに凝してほぼ
同一の形状でしかもスイツチの近傍に設ける。
半導体基板内に形成されたスイツチによつて検出
される電源雑音信号と等価な信号を検出するため
に使用される。D.S.W１はスイツチに凝してほぼ
同一の形状でしかもスイツチの近傍に設ける。
Ｎ型半導体基板を用いてCMOSスイツチを構
成した場合には、Ｎ−MOSスイツチはＮ型半導
体基板内に設けたＰウエル内に形成される。１１
はＮ−MOS D.S.W、１２はＰ−MOS D.S.W
で、各々のゲートはそれぞれ高圧電源１０、低圧
電源２０に接続されている。D.S.W１１のソース
とD.S.W１２のドレイン、およびD.S.W１１のド
レインとD.S.W１２のソースはそれぞれ共通接続
されそれぞれ検出アンプ２の一方の入力端子、高
インピーダンス回路３の出力端子に接続されてい
る。
成した場合には、Ｎ−MOSスイツチはＮ型半導
体基板内に設けたＰウエル内に形成される。１１
はＮ−MOS D.S.W、１２はＰ−MOS D.S.W
で、各々のゲートはそれぞれ高圧電源１０、低圧
電源２０に接続されている。D.S.W１１のソース
とD.S.W１２のドレイン、およびD.S.W１１のド
レインとD.S.W１２のソースはそれぞれ共通接続
されそれぞれ検出アンプ２の一方の入力端子、高
インピーダンス回路３の出力端子に接続されてい
る。
このような接続関係になつている場合にはD.S.
W１は常時オン状態になつているが、D.S.W１１
のゲートの低圧電源２０に、D.S.W１２のゲート
を高圧電源１０に接続すれば逆にオフ状態とな
る。従つてこの２つの状態を適宜組合わせてD.S.
Wを構成することにより、オン状態とオフ状態に
おける電源雑音信号を検出することが出来る。
W１は常時オン状態になつているが、D.S.W１１
のゲートの低圧電源２０に、D.S.W１２のゲート
を高圧電源１０に接続すれば逆にオフ状態とな
る。従つてこの２つの状態を適宜組合わせてD.S.
Wを構成することにより、オン状態とオフ状態に
おける電源雑音信号を検出することが出来る。
検出アンプ２はD.S.W１が検出した電源雑音信
号を増巾して出力する。検出アンプ２の出力は減
衰器４を介して高インピーダンス回路３の一方の
入力にフイードバツクされると同時にレベルシフ
ト回路５を介して基板バイアス電位Vputとなる。
基板バイアス電位Vputは、スイツチの搭載されて
いる基板にバイアス電位として供給される。前述
したCMOSスイツチを用いた場合にはＮ−MOS
スイツチが形成されているＰ−ウエルに接続され
る。第１図に示したD.S.W１についても同様に、
Ｎ−MOS D.S.W１１のＰ−ウエル１３に接続さ
れる。
号を増巾して出力する。検出アンプ２の出力は減
衰器４を介して高インピーダンス回路３の一方の
入力にフイードバツクされると同時にレベルシフ
ト回路５を介して基板バイアス電位Vputとなる。
基板バイアス電位Vputは、スイツチの搭載されて
いる基板にバイアス電位として供給される。前述
したCMOSスイツチを用いた場合にはＮ−MOS
スイツチが形成されているＰ−ウエルに接続され
る。第１図に示したD.S.W１についても同様に、
Ｎ−MOS D.S.W１１のＰ−ウエル１３に接続さ
れる。
高インピーダンス回路３は、その出力インピー
ダンスが高くなるように構成された、一般には差
動増巾器からなる回路で、この高出力インピーダ
ンスとD.S.W１の浮遊容量との接続により電源雑
音信号を検出する。検出アンプ２で電源雑音信号
は逆相に増巾され、レベルシフト回路５によつて
低電圧電源２０の電圧に近いレベルまで電圧をシ
フトされてＰ−ウエル１３に帰還されることによ
り相殺される。一方検出アンプ２の出力は減衰器
４により減衰させられた後に逆相信号として高イ
ンピーダンス回路３に直流帰還をかける。このと
きD.S.W１１，１２のソース、ドレインは等価的
に接地レベルにバイアスされている。
ダンスが高くなるように構成された、一般には差
動増巾器からなる回路で、この高出力インピーダ
ンスとD.S.W１の浮遊容量との接続により電源雑
音信号を検出する。検出アンプ２で電源雑音信号
は逆相に増巾され、レベルシフト回路５によつて
低電圧電源２０の電圧に近いレベルまで電圧をシ
フトされてＰ−ウエル１３に帰還されることによ
り相殺される。一方検出アンプ２の出力は減衰器
４により減衰させられた後に逆相信号として高イ
ンピーダンス回路３に直流帰還をかける。このと
きD.S.W１１，１２のソース、ドレインは等価的
に接地レベルにバイアスされている。
（従来技術の問題点）
このような従来の基板バイアス回路では、一般
に高インピーダンス回路３、検出アンプ２はとも
に差動増巾器を用いて構成されるので、その出力
が等価的に接地レベルにバイアスされるような上
述の如き使用をすると、差動増巾段の負荷トラン
ジスタの各々のドレイン電圧が不平衡な状態で動
作することになつて結果的にバイアス電流が不平
衡な状態で動作することになり安定性が悪くな
る。
に高インピーダンス回路３、検出アンプ２はとも
に差動増巾器を用いて構成されるので、その出力
が等価的に接地レベルにバイアスされるような上
述の如き使用をすると、差動増巾段の負荷トラン
ジスタの各々のドレイン電圧が不平衡な状態で動
作することになつて結果的にバイアス電流が不平
衡な状態で動作することになり安定性が悪くな
る。
また検出アンプ２から高インピーダンス回路３
への帰還ループ中に減衰器４があるため、高イン
ピーダンス回路３で発生するオフセツト電圧が減
衰比の逆数倍として検出アンプ２の出力に現われ
る。これがレベルシフト回路５を介して基板バイ
アス電位Vputに重畳されるため、基板バイアス電
位の変動をもたらす。前述したようにD.S.W１
１，１２のソース、ドレインは等価的に接地レベ
ルにバイアスされているので、仮にレベルシフト
回路５の出力電圧Vputが接地レベルより高い電圧
になると、これが接続されているＰ−ウエル基板
とソース・ドレインとの間のPN接合およびＰ−
ウエル基板の形成母体であるＮ型基板とによつて
形成される寄生NPNトランジスタを順方向にド
ライブすることになり、高電圧電源１０からソー
ス、ドレインを通して大電流が等価的接地点に流
れ込んでしまう。また検出アンプ２にレベルシフ
ト回路５を多数並列接続して、多数のスイツチの
Ｐ−ウエルに基板バイアス電位を供給しようとし
た場合には、検出アンプ２の出力にレベルシフト
回路５の入力部の容量（多くは入力トランジスタ
のゲート容量）が多数負荷容量として接続された
ことになり、検出アンプ２の増巾帯域を狭帯域化
してしまう。従つて、電源雑音信号が高周波にな
ると十分にその機能を発揮出来なくなつてしまう
という欠点を有していた。
への帰還ループ中に減衰器４があるため、高イン
ピーダンス回路３で発生するオフセツト電圧が減
衰比の逆数倍として検出アンプ２の出力に現われ
る。これがレベルシフト回路５を介して基板バイ
アス電位Vputに重畳されるため、基板バイアス電
位の変動をもたらす。前述したようにD.S.W１
１，１２のソース、ドレインは等価的に接地レベ
ルにバイアスされているので、仮にレベルシフト
回路５の出力電圧Vputが接地レベルより高い電圧
になると、これが接続されているＰ−ウエル基板
とソース・ドレインとの間のPN接合およびＰ−
ウエル基板の形成母体であるＮ型基板とによつて
形成される寄生NPNトランジスタを順方向にド
ライブすることになり、高電圧電源１０からソー
ス、ドレインを通して大電流が等価的接地点に流
れ込んでしまう。また検出アンプ２にレベルシフ
ト回路５を多数並列接続して、多数のスイツチの
Ｐ−ウエルに基板バイアス電位を供給しようとし
た場合には、検出アンプ２の出力にレベルシフト
回路５の入力部の容量（多くは入力トランジスタ
のゲート容量）が多数負荷容量として接続された
ことになり、検出アンプ２の増巾帯域を狭帯域化
してしまう。従つて、電源雑音信号が高周波にな
ると十分にその機能を発揮出来なくなつてしまう
という欠点を有していた。
（発明の目的）
この発明の目的は、動作が安定でしかも基板バ
イアス電位の変動が少なくかつ高周波の電源雑音
信号に対しても十分応答可能な基板バイアス回路
を提供するにある。
イアス電位の変動が少なくかつ高周波の電源雑音
信号に対しても十分応答可能な基板バイアス回路
を提供するにある。
（発明の概要）
この発明は上記目的を達成するために、半導体
基板内に形成したスイツチの浮遊容量を介して漏
れてくる電源雑音信号と等価な信号を検出するダ
ミースイツチと、このダミースイツチにバイアス
を与える高インピーダンス回路と、前記ダミース
イツチが検出した信号を増巾し減衰器を介して前
記高インピーダンス回路に直流帰還をかける差動
増巾段を有する検出アンプと、この検出アンプの
出力電圧をレベルシフトして前記スイツチおよび
ダミースイツチの搭載基板へバイアス電位を与え
るレベルシフト回路とを有してなる基板バイアス
回路において、前記差動増巾段に前記レベルシフ
ト回路を少なくとも２段縦続接続しその中間接続
点から前記減衰器を介して前記高インピーダンス
回路に直流帰還をかけ、かつ前記高インピーダン
ス回路と前記ダミースイツチとの接続点のインピ
ーダンスを高インピーダンスに保つたままレベル
シフトする手段を介して前記ダミースイツチをバ
イアスするようにした事を特徴とする。以下この
発明の詳細を実施例に基づいて説明する。
基板内に形成したスイツチの浮遊容量を介して漏
れてくる電源雑音信号と等価な信号を検出するダ
ミースイツチと、このダミースイツチにバイアス
を与える高インピーダンス回路と、前記ダミース
イツチが検出した信号を増巾し減衰器を介して前
記高インピーダンス回路に直流帰還をかける差動
増巾段を有する検出アンプと、この検出アンプの
出力電圧をレベルシフトして前記スイツチおよび
ダミースイツチの搭載基板へバイアス電位を与え
るレベルシフト回路とを有してなる基板バイアス
回路において、前記差動増巾段に前記レベルシフ
ト回路を少なくとも２段縦続接続しその中間接続
点から前記減衰器を介して前記高インピーダンス
回路に直流帰還をかけ、かつ前記高インピーダン
ス回路と前記ダミースイツチとの接続点のインピ
ーダンスを高インピーダンスに保つたままレベル
シフトする手段を介して前記ダミースイツチをバ
イアスするようにした事を特徴とする。以下この
発明の詳細を実施例に基づいて説明する。
（発明の実施例）
第２図はこの発明の一実施例に係る基板バイア
ス回路のブロツク図を示したものである。第１図
に示したと同一部分には同一符号を付し説明は省
略する。
ス回路のブロツク図を示したものである。第１図
に示したと同一部分には同一符号を付し説明は省
略する。
５１，５２はレベルシフト回路で検出アンプ２
の出力に縦続接続される。その中間接続点１４か
ら高インピーダンス回路３に対する直流帰還がか
けられる。前述したように、このような帰還ルー
プを構成する場合には、検出アンプ２の差動増巾
段のバイアス電流が不平衡な状態で動作すること
のないようにバツフアとしてレベルシフト回路を
挿入することが望ましい。この役割をはたすのが
レベルシフト回路５１である。
の出力に縦続接続される。その中間接続点１４か
ら高インピーダンス回路３に対する直流帰還がか
けられる。前述したように、このような帰還ルー
プを構成する場合には、検出アンプ２の差動増巾
段のバイアス電流が不平衡な状態で動作すること
のないようにバツフアとしてレベルシフト回路を
挿入することが望ましい。この役割をはたすのが
レベルシフト回路５１である。
基板バイアス電位Vputは、レベルシフト回路５
１の出力端にさらに縦続接続したレベルシフト回
路５２を介して取出される。また、十分周波数帯
域の広いレベルシフト回路５１を挿入しておけ
ば、その出力に基板バイアス電位供給用のレベル
シフト回路５２を多数並列接続したとしても検出
アンプ２の周波数帯域を狭帯域化させることはな
い。
１の出力端にさらに縦続接続したレベルシフト回
路５２を介して取出される。また、十分周波数帯
域の広いレベルシフト回路５１を挿入しておけ
ば、その出力に基板バイアス電位供給用のレベル
シフト回路５２を多数並列接続したとしても検出
アンプ２の周波数帯域を狭帯域化させることはな
い。
高インピーダンス回路３とD.S.W１との接続に
関しても差動増巾段の不平衡動作を防止するため
に、第２図中に点線で示したようなレベルシフト
回路５３を挿入することが必要となる。このレベ
ルシフト回路５３はレベルシフト回路５１と等価
な動作を行う。
関しても差動増巾段の不平衡動作を防止するため
に、第２図中に点線で示したようなレベルシフト
回路５３を挿入することが必要となる。このレベ
ルシフト回路５３はレベルシフト回路５１と等価
な動作を行う。
しかし、レベルシフト回路は一般にソースホロ
ワ回路を用いて構成されるためその出力インピー
ダンスは低い。検出アンプ２の出力に接続される
レベルシフト回路５１，５２は出力インピーダン
スが低くても問題ないが、高インピーダンス回路
３の出力に接続されるレベルシフト回路５３の出
力インピーダンスが低いとD.S.W１から有効に電
源雑音信号を検出することが出来ない。
ワ回路を用いて構成されるためその出力インピー
ダンスは低い。検出アンプ２の出力に接続される
レベルシフト回路５１，５２は出力インピーダン
スが低くても問題ないが、高インピーダンス回路
３の出力に接続されるレベルシフト回路５３の出
力インピーダンスが低いとD.S.W１から有効に電
源雑音信号を検出することが出来ない。
そこでレベルシフト回路５３の挿入にあたつて
は、高インピーダンス回路３とD.S.W１との接続
点のインピーダンスを高インピーダンスに保つた
ままでレベルシフトする手段を採用する必要があ
る。具体的手段については後述する。
は、高インピーダンス回路３とD.S.W１との接続
点のインピーダンスを高インピーダンスに保つた
ままでレベルシフトする手段を採用する必要があ
る。具体的手段については後述する。
第３図は第２図に示したブロツク図をＣ−
MOS回路として実現した実際の結線図を示した
ものである。図中に点線で囲んで番号を付した部
分はそれぞれ第２図の同一番号部分に対応する。
またＭ１〜Ｍ２８はトランジスタを、MD１〜
MD４はD.S.W１を構成するトランジスタをそれ
ぞれ示す。
MOS回路として実現した実際の結線図を示した
ものである。図中に点線で囲んで番号を付した部
分はそれぞれ第２図の同一番号部分に対応する。
またＭ１〜Ｍ２８はトランジスタを、MD１〜
MD４はD.S.W１を構成するトランジスタをそれ
ぞれ示す。
トランジスタＭ１，Ｍ２はバイアス回路を構成
しており、端子４０に印加される基準電圧により
安定なバイアス電圧を作成する。トランジスタＭ
３〜Ｍ１３は高インピーダンス回路３を構成し、
トランジスタＭ４とＭ５およびトランジスタＭ６
とＭ７からなるカレントミラ回路により差動増巾
段のバイアス電流を小さくして、その出力インピ
ーダンスを高くするように設計されている。
しており、端子４０に印加される基準電圧により
安定なバイアス電圧を作成する。トランジスタＭ
３〜Ｍ１３は高インピーダンス回路３を構成し、
トランジスタＭ４とＭ５およびトランジスタＭ６
とＭ７からなるカレントミラ回路により差動増巾
段のバイアス電流を小さくして、その出力インピ
ーダンスを高くするように設計されている。
高インピーダンス回路３とD.S.W１との接続点
６の駆動点インピーダンスを高くするためのレベ
ルシフト手段として、トランジスタＭ１０とＭ１
１とを差動増巾段の負荷であるトランジスタＭ１
２とＭ１３に縦続接続してそのゲートとドレイン
とを結んだ等価的な高低抗素子を用いている。こ
のようにすると接続点６の駆動点インピーダンス
は高い状態に保たれるし、差動増巾段のバイアス
電流の不平衡も解消することが出来る。即ち、接
続点６の電位が強制的に接地レベルになつても、
負荷トランジスタＭ１２とＭ１３のドレイン電位
はほぼ同電位で動作し、平衡状態に保たれる。ト
ランジスタＭ１４〜Ｍ１７は減衰器を形成してお
り、トランジスタＭ１４，Ｍ１５なるバイアス回
路でトランジスタＭ１６，Ｍ１７に適当なゲート
電圧を与えることによりトランジスタＭ１６，Ｍ
１７を等化的に抵抗として動作させている。
６の駆動点インピーダンスを高くするためのレベ
ルシフト手段として、トランジスタＭ１０とＭ１
１とを差動増巾段の負荷であるトランジスタＭ１
２とＭ１３に縦続接続してそのゲートとドレイン
とを結んだ等価的な高低抗素子を用いている。こ
のようにすると接続点６の駆動点インピーダンス
は高い状態に保たれるし、差動増巾段のバイアス
電流の不平衡も解消することが出来る。即ち、接
続点６の電位が強制的に接地レベルになつても、
負荷トランジスタＭ１２とＭ１３のドレイン電位
はほぼ同電位で動作し、平衡状態に保たれる。ト
ランジスタＭ１４〜Ｍ１７は減衰器を形成してお
り、トランジスタＭ１４，Ｍ１５なるバイアス回
路でトランジスタＭ１６，Ｍ１７に適当なゲート
電圧を与えることによりトランジスタＭ１６，Ｍ
１７を等化的に抵抗として動作させている。
トランジスタMD１〜MD４はD.S.W１を構成
するものであるが、S.C.Fのスイツチにおいては
スイツチが導通の場合と非導通の場合とがあるた
め、それぞれその状態を凝して２種類で構成して
いる。トランジスタMD１とMD２は導通状態
を、トランジスタMD３とMD４は非導通状態を
それぞれ表わしている。トランジスタＭ１８〜Ｍ
２４は検出アンプ２を、トランジスタＭ２５，Ｍ
２６およびＭ２７，Ｍ２８はそれぞれレベルシフ
ト回路５１，５２を構成している。検出アンプ２
とレベルシフト回路５１との接続点７の電位は、
第１図に示した従来の回路のように接地レベルに
強制的に設定されてしまうことはないので、トラ
ンジスタＭ２３，Ｍ２４によつて構成される負荷
回路は平衡状態で動作する。
するものであるが、S.C.Fのスイツチにおいては
スイツチが導通の場合と非導通の場合とがあるた
め、それぞれその状態を凝して２種類で構成して
いる。トランジスタMD１とMD２は導通状態
を、トランジスタMD３とMD４は非導通状態を
それぞれ表わしている。トランジスタＭ１８〜Ｍ
２４は検出アンプ２を、トランジスタＭ２５，Ｍ
２６およびＭ２７，Ｍ２８はそれぞれレベルシフ
ト回路５１，５２を構成している。検出アンプ２
とレベルシフト回路５１との接続点７の電位は、
第１図に示した従来の回路のように接地レベルに
強制的に設定されてしまうことはないので、トラ
ンジスタＭ２３，Ｍ２４によつて構成される負荷
回路は平衡状態で動作する。
また高インピーダンス回路３のオフセツト電圧
による影響も緩和される。即ち、高インピーダン
ス回路３のオフセツト電圧によつて接続点７の電
圧が仮に高電圧電源１０と同一レベル程度となつ
たとしても、レベルシフト回路５１が挿入されて
いるため基板バイアス電位Vputを接地レベルより
も高い電位にならないように設定出来る。
による影響も緩和される。即ち、高インピーダン
ス回路３のオフセツト電圧によつて接続点７の電
圧が仮に高電圧電源１０と同一レベル程度となつ
たとしても、レベルシフト回路５１が挿入されて
いるため基板バイアス電位Vputを接地レベルより
も高い電位にならないように設定出来る。
なお本実施例では検出アンプ２の出力に接続す
るレベルシフト回路の段数を２段とした場合を示
したが、この発明は２段に限定されるものではな
い。必要に応じて多段接続をとることが出来る
が、その場合にはその中間接続点から直流帰還を
かけるように構成すれば良い。また高インピーダ
ンス回路３とD.S.W１の接続点のインピーダンス
を高インピーダンスに保つたままレベルシフトす
る手段として本実施例ではトランジスタＭ１０と
Ｍ１１を用いた回路を示したが、例えば高抵抗に
よつてこれを置きかえることも出来る。
るレベルシフト回路の段数を２段とした場合を示
したが、この発明は２段に限定されるものではな
い。必要に応じて多段接続をとることが出来る
が、その場合にはその中間接続点から直流帰還を
かけるように構成すれば良い。また高インピーダ
ンス回路３とD.S.W１の接続点のインピーダンス
を高インピーダンスに保つたままレベルシフトす
る手段として本実施例ではトランジスタＭ１０と
Ｍ１１を用いた回路を示したが、例えば高抵抗に
よつてこれを置きかえることも出来る。
（発明の効果）
以上実施例に基づいて詳細に説明したように、
この発明では、レベルシフト回路を追加ししかも
高インピーダンス回路の回路構成を変更する事に
より検出アンプおよび高インピーダンス回路を安
定に動作させるようにしたので、S.C.Fのスイツ
チを介して漏れてくる電源雑音信号を有効に除去
する事が出来る。従つてPSRR特性の改善に大き
く寄与する。
この発明では、レベルシフト回路を追加ししかも
高インピーダンス回路の回路構成を変更する事に
より検出アンプおよび高インピーダンス回路を安
定に動作させるようにしたので、S.C.Fのスイツ
チを介して漏れてくる電源雑音信号を有効に除去
する事が出来る。従つてPSRR特性の改善に大き
く寄与する。
第１図は従来の基板バイアス回路のブロツク
図、第２図はこの発明の一実施例を示したブロツ
ク図、第３図は第２図の詳細回路図である。 １……ダミースイツチ（D.S.W）、２……検出
アンプ、３……高インピーダンス回路、４……減
衰器、５，５１，５２，５３……レベルシフト回
路、６，１４……接続点。
図、第２図はこの発明の一実施例を示したブロツ
ク図、第３図は第２図の詳細回路図である。 １……ダミースイツチ（D.S.W）、２……検出
アンプ、３……高インピーダンス回路、４……減
衰器、５，５１，５２，５３……レベルシフト回
路、６，１４……接続点。
Claims (1)
- １ 半導体基板内に形成したスイツチの浮遊容量
を介して漏れてくる電源雑音信号と等価な信号を
検出するダミースイツチと、このダミースイツチ
にバイアスを与える高インピーダンス回路と、前
記ダミースイツチが検出した信号を増巾し減衰器
を介して前記高インピーダンス回路に直流帰還を
かける差動増巾段を有する検出アンプと、この検
出アンプの出力電圧をレベルシフトして前記スイ
ツチの搭載された半導体基板へのバイアス電位を
与えるレベルシフト回路とを有してなる基板バイ
アス回路において、前記差動増巾段に前記レベル
シフト回路を少なくとも２段縦続接続しその中間
接続点から前記減衰器を介して前記高インピーダ
ンス回路に直流帰還をかけ、かつ前記高インピー
ダンス回路と前記ダミースイツチとの接続点のイ
ンピーダンスを高インピーダンスに保つたままレ
ベルシフトする手段を介して前記ダミースイツチ
をバイアスするようにした事を特徴とする基板バ
イアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022683A JPS603214A (ja) | 1983-06-21 | 1983-06-21 | 基板バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11022683A JPS603214A (ja) | 1983-06-21 | 1983-06-21 | 基板バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603214A JPS603214A (ja) | 1985-01-09 |
| JPH0221687B2 true JPH0221687B2 (ja) | 1990-05-15 |
Family
ID=14530282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11022683A Granted JPS603214A (ja) | 1983-06-21 | 1983-06-21 | 基板バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525488U (ja) * | 1991-09-06 | 1993-04-02 | 株式会社不二工 | 面発光表示器 |
-
1983
- 1983-06-21 JP JP11022683A patent/JPS603214A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525488U (ja) * | 1991-09-06 | 1993-04-02 | 株式会社不二工 | 面発光表示器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS603214A (ja) | 1985-01-09 |
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