JPS6013324B2 - 直結型電力増幅回路 - Google Patents
直結型電力増幅回路Info
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- JPS6013324B2 JPS6013324B2 JP51018990A JP1899076A JPS6013324B2 JP S6013324 B2 JPS6013324 B2 JP S6013324B2 JP 51018990 A JP51018990 A JP 51018990A JP 1899076 A JP1899076 A JP 1899076A JP S6013324 B2 JPS6013324 B2 JP S6013324B2
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- Japan
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- stage
- power supply
- transistor
- differential
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は音響用の直結型電力増幅回路、特にミューティ
ソグ機能を備えた直結型電力増幅回路に関する。
ソグ機能を備えた直結型電力増幅回路に関する。
オーディオ信号増幅用の音響用電力増幅回路は電源投入
直後、前段に接続されたィコラィザー・アンプ等の前置
増幅回路のバイアス電圧の急激な変動等の理由によりス
ピーカー負荷から聴感上極めて不快な衝撃音が発生する
場合がある。
直後、前段に接続されたィコラィザー・アンプ等の前置
増幅回路のバイアス電圧の急激な変動等の理由によりス
ピーカー負荷から聴感上極めて不快な衝撃音が発生する
場合がある。
また、かかる衝撃音がスピーカから発生すると、聡感上
極めて不快であるばかりでなく、スピーカーのボイスコ
イルを破損する危険がある。このような衝撃音の発生を
防止するため、電磁リレーを電源投入後所定時間動作さ
せることにより信号伝達径路を所定時間遮断せしめミュ
ーティングを行う様にした電力増幅回路も提案されてい
るが、電磁リレーが高価であるため電力増幅回路の価格
全体も高価となり、また電磁リレーが開閉する時の開閉
音が聡感上若干不快であるという問題を有する。
極めて不快であるばかりでなく、スピーカーのボイスコ
イルを破損する危険がある。このような衝撃音の発生を
防止するため、電磁リレーを電源投入後所定時間動作さ
せることにより信号伝達径路を所定時間遮断せしめミュ
ーティングを行う様にした電力増幅回路も提案されてい
るが、電磁リレーが高価であるため電力増幅回路の価格
全体も高価となり、また電磁リレーが開閉する時の開閉
音が聡感上若干不快であるという問題を有する。
本発明の目的とするところは、正および負の電源電圧で
動作するとともにこれらの電源電圧投入の後に出力より
の大きな衝撃音の発生を防止することが可能な直結型電
力増幅回路を提供することにある。
動作するとともにこれらの電源電圧投入の後に出力より
の大きな衝撃音の発生を防止することが可能な直結型電
力増幅回路を提供することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、第１入力端子と第２入力端子とを有し該第１
入力端子に入力信号が印加される差動初増幅段１１、該
差動初段増幅段１１の出力信号に直流的かつ交流的に応
答する駆動増幅段１４、該駆動増幅段１４の出力信号に
直流的かつ交流的に応答するプッシュプル出力段１５、
該プッシュプル出力段１５の出力と上記差動初段増幅段
１１の上記第２入力端子との間に接続された負帰還回路
１６、上記差動初段増幅段１１に結合されたバイアス回
路１３、第１極性の第１電源電圧が印加される第１電源
電圧供給′点、該第１極性と反対極性の第２電源電圧が
印加される第２電源電圧供給点、該第１電源電圧供給点
と該第２電源電圧供給点との間に上記差動初段増幅段１
１と直列接続された遅延回路１７を具備し「上記差動初
段増幅段１ １は差動対増幅素子Ｑ，，Ｑ２；Ｑ３，Ｑ
と第１定電流源トランジスタＱ５とを有してなり、該差
動対増幅素子の一方Ｑ，，Ｑ２は共通電極、出力電極お
よび上記第１入力端子に後続された入力電極を有してな
り、該差動対増幅素子の他方Ｑ３，Ｑ４は共通電極、出
力電極および上記第２入力端子に接続された入力電極を
有してなり、該差動対増幅素子Ｑ，，Ｑ２；Ｑ３，Ｑ４
の該共通電極は該第１定電流源トランジスタＱ５のコレ
ク夕に接続され、上記駆動増幅段１４は直列接続された
駆動増幅素子Ｑ，０，Ｑ，．と定電流負荷トランジスタ
Ｑ，４とを有し、該駆動増幅素子Ｑ，ｏ，Ｑ，，の入力
電極は上記差動初段増幅段１ １の上言己出力信号に応
答し、上記バイアス回路１３は直列接続された抵抗手段
Ｒ５と定電圧手段ＺＤ，，血２とを有し、上記第１定電
流源トランジスタＱ５のベースと上記定電流負荷トラン
ジスタＱ，４のベースとは上記バイアス回路１３により
バイアスされる如く構成された直結型電力増幅回路にお
いて、上記遅延回路１７は同様に上記第１電源電圧供給
点と上記第２電源電圧供給点との間に上記バイアス回路
１３と直列に接続され、上記バイアス回路１３は上記抵
抗手段Ｒ５および上記定電圧手段血，，ＺＤ２と直列接
続されたＰＮ接合手段Ｑ，２をさらに有してなり、該Ｐ
Ｎ接合手段Ｑ，２の電圧降下により上記第１定電流源ト
ランジスタＱ５のベース・ェミッタ接合と上記定電流負
荷トランジスタＱ，４のベース・ェミッタとがバイアス
される如く構成されたことを特徴とする。したがって、
駆動増幅段１４の駆動増幅素子Ｑ，。
入力端子に入力信号が印加される差動初増幅段１１、該
差動初段増幅段１１の出力信号に直流的かつ交流的に応
答する駆動増幅段１４、該駆動増幅段１４の出力信号に
直流的かつ交流的に応答するプッシュプル出力段１５、
該プッシュプル出力段１５の出力と上記差動初段増幅段
１１の上記第２入力端子との間に接続された負帰還回路
１６、上記差動初段増幅段１１に結合されたバイアス回
路１３、第１極性の第１電源電圧が印加される第１電源
電圧供給′点、該第１極性と反対極性の第２電源電圧が
印加される第２電源電圧供給点、該第１電源電圧供給点
と該第２電源電圧供給点との間に上記差動初段増幅段１
１と直列接続された遅延回路１７を具備し「上記差動初
段増幅段１ １は差動対増幅素子Ｑ，，Ｑ２；Ｑ３，Ｑ
と第１定電流源トランジスタＱ５とを有してなり、該差
動対増幅素子の一方Ｑ，，Ｑ２は共通電極、出力電極お
よび上記第１入力端子に後続された入力電極を有してな
り、該差動対増幅素子の他方Ｑ３，Ｑ４は共通電極、出
力電極および上記第２入力端子に接続された入力電極を
有してなり、該差動対増幅素子Ｑ，，Ｑ２；Ｑ３，Ｑ４
の該共通電極は該第１定電流源トランジスタＱ５のコレ
ク夕に接続され、上記駆動増幅段１４は直列接続された
駆動増幅素子Ｑ，０，Ｑ，．と定電流負荷トランジスタ
Ｑ，４とを有し、該駆動増幅素子Ｑ，ｏ，Ｑ，，の入力
電極は上記差動初段増幅段１ １の上言己出力信号に応
答し、上記バイアス回路１３は直列接続された抵抗手段
Ｒ５と定電圧手段ＺＤ，，血２とを有し、上記第１定電
流源トランジスタＱ５のベースと上記定電流負荷トラン
ジスタＱ，４のベースとは上記バイアス回路１３により
バイアスされる如く構成された直結型電力増幅回路にお
いて、上記遅延回路１７は同様に上記第１電源電圧供給
点と上記第２電源電圧供給点との間に上記バイアス回路
１３と直列に接続され、上記バイアス回路１３は上記抵
抗手段Ｒ５および上記定電圧手段血，，ＺＤ２と直列接
続されたＰＮ接合手段Ｑ，２をさらに有してなり、該Ｐ
Ｎ接合手段Ｑ，２の電圧降下により上記第１定電流源ト
ランジスタＱ５のベース・ェミッタ接合と上記定電流負
荷トランジスタＱ，４のベース・ェミッタとがバイアス
される如く構成されたことを特徴とする。したがって、
駆動増幅段１４の駆動増幅素子Ｑ，。
，Ｑ，．と定電流負荷トランジスタＱＭとが電源投入後
カットオフ状態に維持される所定時間ＴＭは実質的に遅
延回路１７の遅延時間と定電圧手段ＺＤ，，ＺＤ２の定
電圧とによって設定され、電源電圧投入のかかる所定時
間ＴＭの間は、プッシュプル出力段１５の上側出力トラ
ンジスタＱ，５，Ｑ，６と下側出力トランジスタＱ．７
，Ｑ，８とはともに非導適状態に維持されるという効果
により、出力端子から大きな衝撃音の発生を防止するこ
とができる。また、かかる所定時間ＴＭの経過後にバイ
アス回路１３の抵抗手段Ｒ５、定電圧手段ＺＤ，，ＺＤ
２およびＰＮ接合手段Ｑ，２に直流バイアス電流が流れ
始め、第１定電流源トランジスタ製、差動対増幅素子Ｑ
，，Ｑ２，Ｑ３，Ｑ４、駆動増幅素子Ｑ，ｏ，Ｑ，．、
定電流負荷トランジスタＱ，４、プッシュプル手段１５
の上側出力トランジスタＱ．５，Ｑ，６および下側出力
トランジスタＱ，７，Ｑ，８は実質的にほぼ同時に導適
状態となるという効果により、出力端子からの大きな衝
撃音の発生を防止することができる。第１図は、本発明
の一実施例によりモノリシック半導体集積回路に構成さ
れた正・負二電源のＯＣＬ（Ｏｕｔ．ｐｕｔＣｏｎｄｅ
ｎｅｒ戊ｓｓ）方式の直結型電力増幅回路の回路図を示
し、破線内の回路素子は全て周知の製造方法により一枚
の半導体チップ内に構成され、丸で囲まれた数字は集積
回路の端子番号を示している。
カットオフ状態に維持される所定時間ＴＭは実質的に遅
延回路１７の遅延時間と定電圧手段ＺＤ，，ＺＤ２の定
電圧とによって設定され、電源電圧投入のかかる所定時
間ＴＭの間は、プッシュプル出力段１５の上側出力トラ
ンジスタＱ，５，Ｑ，６と下側出力トランジスタＱ．７
，Ｑ，８とはともに非導適状態に維持されるという効果
により、出力端子から大きな衝撃音の発生を防止するこ
とができる。また、かかる所定時間ＴＭの経過後にバイ
アス回路１３の抵抗手段Ｒ５、定電圧手段ＺＤ，，ＺＤ
２およびＰＮ接合手段Ｑ，２に直流バイアス電流が流れ
始め、第１定電流源トランジスタ製、差動対増幅素子Ｑ
，，Ｑ２，Ｑ３，Ｑ４、駆動増幅素子Ｑ，ｏ，Ｑ，．、
定電流負荷トランジスタＱ，４、プッシュプル手段１５
の上側出力トランジスタＱ．５，Ｑ，６および下側出力
トランジスタＱ，７，Ｑ，８は実質的にほぼ同時に導適
状態となるという効果により、出力端子からの大きな衝
撃音の発生を防止することができる。第１図は、本発明
の一実施例によりモノリシック半導体集積回路に構成さ
れた正・負二電源のＯＣＬ（Ｏｕｔ．ｐｕｔＣｏｎｄｅ
ｎｅｒ戊ｓｓ）方式の直結型電力増幅回路の回路図を示
し、破線内の回路素子は全て周知の製造方法により一枚
の半導体チップ内に構成され、丸で囲まれた数字は集積
回路の端子番号を示している。
差動初段増幅段１１はダーリントン接続されたＮＰＮ型
差動対トランジスタＱ，，Ｑ２，Ｑ３，Ｑ４を含み、こ
の差動対トランジスタＱ，，Ｑ２のそれぞれのェミッタ
電極は互いに接続されるとともに第一電流源トランジス
タはのコレク夕電極に結合され、差動対トランジスタＱ
，のベース電極は■ピンと入力結合コンデンサＣ，ｏ，
を介して入力信号Ｖ…が供給され、差動対トランジスタ
Ｑ４のベース電極は■ピンと負帰還回路網１６を介して
プッシュプル出力増幅段１５の出力信号ＶＯＵＴが供給
されている。差動対トランジスタＱ，，Ｑ２のそれぞれ
のコレクタ電極は共通接続されるとともに第１コレク夕
負荷抵抗Ｒ，の一端に接続され、差敷対トランジスタＱ
，Ｑ４のそれぞれのコレク夕霞極は共通接続されるとと
もに第２コレクタ負荷抵抗Ｒ２の一端に接続され、第１
コレク夕負荷抵抗Ｒ，と第２コレクタ負荷抵抗Ｒ２のそ
れぞれの他端は共通接続されている。差動縦続増幅段１
２はＰＮＰ型差動対トランジスタＱ，Ｑ７を含み、この
トランジスタのそれぞれのベース電極は差動初段増幅段
１１の第２コレクタ負荷抵抗Ｒ２と第１コレクタ負荷抵
抗Ｒ，とに接続されているため、この差動縦続増幅段１
２は差動初段増幅段１ １の出力信号に直流的かつ交流
的に応答する。またこの差動対トランジスタＱ６，Ｑ７
のそれぞれのェミッタ電極は共通接続されるとともにェ
ミッタ共通抵抗Ｒ４の一端に接続され、差動初段増幅段
１１の第１コレクタ負荷抵抗Ｒ，と第２コレクタ負荷抵
抗Ｒ２とが共通接続された回路接続点とェミッタ共通抵
抗Ｒ４の池端とは差動対トランジスタＱ６，Ｑ７のそれ
ぞれのベース・エミッタ接合を温度補償するためのＰＮ
接合ダイオードＤ４を介して接続されている。差動対ト
ランジスタＱ，Ｑ７のそれぞれのコレクタ電極は負荷ト
ランジスタＱ，Ｑ９のそれぞれのコレクタ電極に接続さ
れ、負荷トランジスタ仏，Ｑ９のそれぞれのベース電極
は共通接続されるととげこ一方の負荷トランジスタＱ８
のコレクタ電極に接続されている。駆動増幅段１４はダ
ーリントン接続されたＮＰＮ型のェミッタフオロワ増幅
用トランジスタＱ，ｏ，Ｑ，．を含み、このトランジス
タＱ，ｏのベース電極は差動縦続増幅段１２の負荷トラ
ンジスタＱ９のコレクタ電極に接続されているため、こ
の駆動増幅段１４は差動縦縞増幅段１２の出力信号に直
流的かつ交流的に応答する。ェミッタフオロワ増幅用ト
ランジスタＱ，．のェミッタ電極はプッシュプル出力増
幅段１５のダーリントン接続されたトランジスタＱ，５
のベース電極に接続されるとともに順方向直列接続され
たクロスオーバー歪低減用バイアスＰＮ接合ダイオード
Ｄ，，Ｄ２，Ｄ３を介してプッシュプル出力増幅段１５
のコンブリメンタリ接続されたトランジスタＱ，７のベ
ース電極と定電流負荷トランジスタＱ，４のコレクタ電
極とに接続されている。プッシュプル出力増幅段１５は
ダーリントン接続トランジスタＱ，５，Ｑ，６とコンブ
リメンタリ接続トランジスタＱ，７，Ｑ，８とを含みへ
駆動増幅段１４の出力信号に直流的かつ交流的に応答し
、■ピンにプッシュプル出力信号ＶｏＵＴを送出する。
このプッシュプル出力信号ＶｏＵＴはスピーカー負荷Ｓ
Ｐに供給されるとともに、抵抗Ｒ，雌，Ｒ，。４、コン
デンサＣ，。
差動対トランジスタＱ，，Ｑ２，Ｑ３，Ｑ４を含み、こ
の差動対トランジスタＱ，，Ｑ２のそれぞれのェミッタ
電極は互いに接続されるとともに第一電流源トランジス
タはのコレク夕電極に結合され、差動対トランジスタＱ
，のベース電極は■ピンと入力結合コンデンサＣ，ｏ，
を介して入力信号Ｖ…が供給され、差動対トランジスタ
Ｑ４のベース電極は■ピンと負帰還回路網１６を介して
プッシュプル出力増幅段１５の出力信号ＶＯＵＴが供給
されている。差動対トランジスタＱ，，Ｑ２のそれぞれ
のコレクタ電極は共通接続されるとともに第１コレク夕
負荷抵抗Ｒ，の一端に接続され、差敷対トランジスタＱ
，Ｑ４のそれぞれのコレク夕霞極は共通接続されるとと
もに第２コレクタ負荷抵抗Ｒ２の一端に接続され、第１
コレク夕負荷抵抗Ｒ，と第２コレクタ負荷抵抗Ｒ２のそ
れぞれの他端は共通接続されている。差動縦続増幅段１
２はＰＮＰ型差動対トランジスタＱ，Ｑ７を含み、この
トランジスタのそれぞれのベース電極は差動初段増幅段
１１の第２コレクタ負荷抵抗Ｒ２と第１コレクタ負荷抵
抗Ｒ，とに接続されているため、この差動縦続増幅段１
２は差動初段増幅段１ １の出力信号に直流的かつ交流
的に応答する。またこの差動対トランジスタＱ６，Ｑ７
のそれぞれのェミッタ電極は共通接続されるとともにェ
ミッタ共通抵抗Ｒ４の一端に接続され、差動初段増幅段
１１の第１コレクタ負荷抵抗Ｒ，と第２コレクタ負荷抵
抗Ｒ２とが共通接続された回路接続点とェミッタ共通抵
抗Ｒ４の池端とは差動対トランジスタＱ６，Ｑ７のそれ
ぞれのベース・エミッタ接合を温度補償するためのＰＮ
接合ダイオードＤ４を介して接続されている。差動対ト
ランジスタＱ，Ｑ７のそれぞれのコレクタ電極は負荷ト
ランジスタＱ，Ｑ９のそれぞれのコレクタ電極に接続さ
れ、負荷トランジスタ仏，Ｑ９のそれぞれのベース電極
は共通接続されるととげこ一方の負荷トランジスタＱ８
のコレクタ電極に接続されている。駆動増幅段１４はダ
ーリントン接続されたＮＰＮ型のェミッタフオロワ増幅
用トランジスタＱ，ｏ，Ｑ，．を含み、このトランジス
タＱ，ｏのベース電極は差動縦続増幅段１２の負荷トラ
ンジスタＱ９のコレクタ電極に接続されているため、こ
の駆動増幅段１４は差動縦縞増幅段１２の出力信号に直
流的かつ交流的に応答する。ェミッタフオロワ増幅用ト
ランジスタＱ，．のェミッタ電極はプッシュプル出力増
幅段１５のダーリントン接続されたトランジスタＱ，５
のベース電極に接続されるとともに順方向直列接続され
たクロスオーバー歪低減用バイアスＰＮ接合ダイオード
Ｄ，，Ｄ２，Ｄ３を介してプッシュプル出力増幅段１５
のコンブリメンタリ接続されたトランジスタＱ，７のベ
ース電極と定電流負荷トランジスタＱ，４のコレクタ電
極とに接続されている。プッシュプル出力増幅段１５は
ダーリントン接続トランジスタＱ，５，Ｑ，６とコンブ
リメンタリ接続トランジスタＱ，７，Ｑ，８とを含みへ
駆動増幅段１４の出力信号に直流的かつ交流的に応答し
、■ピンにプッシュプル出力信号ＶｏＵＴを送出する。
このプッシュプル出力信号ＶｏＵＴはスピーカー負荷Ｓ
Ｐに供給されるとともに、抵抗Ｒ，雌，Ｒ，。４、コン
デンサＣ，。
２により構成された負帰還回路網１６を介して■ピンに
供給されている。
供給されている。
第１電源電圧＋Ｂは電源投入スイッチＳＷ，を介して第
１電源電圧供給点Ｐに供給され、■ピンを介してプッシ
ュプル出力増幅段１５に動作電圧が供給され、抵抗Ｒ，
。３とコンデンサＣ，ｏ３とにより構成された遅延回路
すなわち電源リップル除去用フィルター回路１７を介し
て■ピンに供給されることにより、差動初段増幅段１量
、差動縦続増幅段１２、バイアス回路網１３、駆動増幅
段１４もこ安定な動作電圧がそれぞれ供給される。
１電源電圧供給点Ｐに供給され、■ピンを介してプッシ
ュプル出力増幅段１５に動作電圧が供給され、抵抗Ｒ，
。３とコンデンサＣ，ｏ３とにより構成された遅延回路
すなわち電源リップル除去用フィルター回路１７を介し
て■ピンに供給されることにより、差動初段増幅段１量
、差動縦続増幅段１２、バイアス回路網１３、駆動増幅
段１４もこ安定な動作電圧がそれぞれ供給される。
差動縦続増幅段１２の差動対トランジスタＱ７のコレク
タ電極とべ‐ス電極とは■ピンと■ピンとに接続された
発振防止用コンデンサＣ，仮を介して交流負帰還が施さ
れているため、差動縦続増幅段１２には位相補償が施さ
れている。かかる直結型電力増幅回路においては正の第
１電源電圧＋Ｂが電源投入スイッチＳＷ．を介して第１
電源電圧供給Ｐが供給されるとともに、負の第２電源電
圧−Ｂが第２電源電圧供給点（■ピン）に上記電源投入
スイッチＳＷ，と連動して開閉するところの電源投入ス
イッチＳＷ２を介して供給される。
タ電極とべ‐ス電極とは■ピンと■ピンとに接続された
発振防止用コンデンサＣ，仮を介して交流負帰還が施さ
れているため、差動縦続増幅段１２には位相補償が施さ
れている。かかる直結型電力増幅回路においては正の第
１電源電圧＋Ｂが電源投入スイッチＳＷ．を介して第１
電源電圧供給Ｐが供給されるとともに、負の第２電源電
圧−Ｂが第２電源電圧供給点（■ピン）に上記電源投入
スイッチＳＷ，と連動して開閉するところの電源投入ス
イッチＳＷ２を介して供給される。
■ピンに送出されるプッシュプル出力信号Ｖ。ＵＴはい
かなる直流阻止用出力結合コンデンサを介すことなくス
ピーカー負荷ＳＰもこ直接供給される。特にバイアス回
路網１３はバイアス抵抗Ｒ５と２個直列接続された定電
圧ッェナーダィオード狐，？ＺＤ２とＰＮＰ型のバィァ
ス用トランジスタＱ，３およびコレク夕霞極とベース電
極とが接続されたダイオード接続トランジスタＱ，２の
直列接続により構成されており、ＰＮＰ型のバイアス用
トランジスタＱ，３のェミッタ電極はバイアス抵抗Ｒ５
と定電圧ッェナーダィオードＺＤ，，ＺＤ２との直列回
路接続構成を介して遅延回路すなわち電源リップル除去
用フィルター回路１７に接続され、このトランジスタＱ
，３のベース電極は■ピンを介して大地電位点に接続さ
れ、このトランジスタＱ，３のコレクタ電極はダイオー
ド接続トランジスタＱ，２に接続されている。また、こ
の実施例においてはこのバイアス回路網１３に流れる直
流バイアス電流ＩＢ，３が電源電圧変化に応答して変動
することを防止するため、バイアス用トランジスタＱ，
３のェミツタ電極は他の抵抗Ｒ９を介してバイアス抵抗
Ｒ５と定電圧ッェナーダィオード狐，，ＺＤ２との直列
回路接続構成に接続され、他の抵抗Ｒ９とバイアス用ト
ランジスタＱ，３のェミツタ・ベース接合との直列回路
接続構成と並列に級電圧特性改善用定電氏ッェナーダイ
オードＺＤ３が接続されている。また差敷初段増幅段１
１の差動対トランジスタＱ，，Ｑ２のそれぞれのェミッ
タ電極は互いに接続されるとともに共通抵抗Ｒ８を介し
て第１定電流源トランジスタＱ５のコレクタ電極に接続
され、この第１定電流源トランジスタＱ５のコレクタ電
極は電源リツプル除去用定電圧ッェナーダィオード皿４
を介して■ピンの大地電位則こ接続されているため、差
動初段増幅段】１はほとんど■ピンに供給された第２電
源電圧【Ｂ‘こ含まれた電源リップルに対し不感応とな
る。さらに駆動増幅段１４はＮＰＮ型のダーリントン接
続ェミッタフオロヮ増幅用トランジスタＱ側Ｑ，，とＰ
ＮＰ型の第２定電流負荷トランジスタＱ，４とにより構
成され、ェミッタフオロワ増幅用トランジスタＱ，ｏの
ベース電極には差敷総統増幅段１２の出力信号が供給さ
れるとともに、ヱミッタフオロワ増幅用トランジスタＱ
，．のェミッ夕電極は順方向直列接続されたクロスオー
バー歪低減用バイアスＰＮ接合ダイオードＤ，，Ｄ２，
Ｄ３を介して第２定電流源トランジスタＱＭのコレクタ
電極に結合されている。またバイアス回路網１３のダイ
オード接続トランジスタＱ，２のベース電極は差動初段
増幅段１１の第１定電流源トランジスタＱ５のベース電
極に結合されるとともに、駆動増幅段１４の第２定電流
源トランジスタＱ，４のベース電極に結合されている。
上記の如き実施例によれば、下記の如き理由により初期
の目的を達成することが出来る。すなわち、電源投入ス
イッチＳＷ，，ＳＷ２をＯＮとして正の第１電源電圧＋
Ｂと負の第２電源電圧−Ｂを投入すると■ピンの電圧Ｖ
４は遅延回路１７の遅延時間すなわち電源ｌｉップル除
去用フィルター回路１７の時定数７（字Ｒ皿Ｃ．ｏ３）
に従って指数関数的に次第に上昇する。
かなる直流阻止用出力結合コンデンサを介すことなくス
ピーカー負荷ＳＰもこ直接供給される。特にバイアス回
路網１３はバイアス抵抗Ｒ５と２個直列接続された定電
圧ッェナーダィオード狐，？ＺＤ２とＰＮＰ型のバィァ
ス用トランジスタＱ，３およびコレク夕霞極とベース電
極とが接続されたダイオード接続トランジスタＱ，２の
直列接続により構成されており、ＰＮＰ型のバイアス用
トランジスタＱ，３のェミッタ電極はバイアス抵抗Ｒ５
と定電圧ッェナーダィオードＺＤ，，ＺＤ２との直列回
路接続構成を介して遅延回路すなわち電源リップル除去
用フィルター回路１７に接続され、このトランジスタＱ
，３のベース電極は■ピンを介して大地電位点に接続さ
れ、このトランジスタＱ，３のコレクタ電極はダイオー
ド接続トランジスタＱ，２に接続されている。また、こ
の実施例においてはこのバイアス回路網１３に流れる直
流バイアス電流ＩＢ，３が電源電圧変化に応答して変動
することを防止するため、バイアス用トランジスタＱ，
３のェミツタ電極は他の抵抗Ｒ９を介してバイアス抵抗
Ｒ５と定電圧ッェナーダィオード狐，，ＺＤ２との直列
回路接続構成に接続され、他の抵抗Ｒ９とバイアス用ト
ランジスタＱ，３のェミツタ・ベース接合との直列回路
接続構成と並列に級電圧特性改善用定電氏ッェナーダイ
オードＺＤ３が接続されている。また差敷初段増幅段１
１の差動対トランジスタＱ，，Ｑ２のそれぞれのェミッ
タ電極は互いに接続されるとともに共通抵抗Ｒ８を介し
て第１定電流源トランジスタＱ５のコレクタ電極に接続
され、この第１定電流源トランジスタＱ５のコレクタ電
極は電源リツプル除去用定電圧ッェナーダィオード皿４
を介して■ピンの大地電位則こ接続されているため、差
動初段増幅段】１はほとんど■ピンに供給された第２電
源電圧【Ｂ‘こ含まれた電源リップルに対し不感応とな
る。さらに駆動増幅段１４はＮＰＮ型のダーリントン接
続ェミッタフオロヮ増幅用トランジスタＱ側Ｑ，，とＰ
ＮＰ型の第２定電流負荷トランジスタＱ，４とにより構
成され、ェミッタフオロワ増幅用トランジスタＱ，ｏの
ベース電極には差敷総統増幅段１２の出力信号が供給さ
れるとともに、ヱミッタフオロワ増幅用トランジスタＱ
，．のェミッ夕電極は順方向直列接続されたクロスオー
バー歪低減用バイアスＰＮ接合ダイオードＤ，，Ｄ２，
Ｄ３を介して第２定電流源トランジスタＱＭのコレクタ
電極に結合されている。またバイアス回路網１３のダイ
オード接続トランジスタＱ，２のベース電極は差動初段
増幅段１１の第１定電流源トランジスタＱ５のベース電
極に結合されるとともに、駆動増幅段１４の第２定電流
源トランジスタＱ，４のベース電極に結合されている。
上記の如き実施例によれば、下記の如き理由により初期
の目的を達成することが出来る。すなわち、電源投入ス
イッチＳＷ，，ＳＷ２をＯＮとして正の第１電源電圧＋
Ｂと負の第２電源電圧−Ｂを投入すると■ピンの電圧Ｖ
４は遅延回路１７の遅延時間すなわち電源ｌｉップル除
去用フィルター回路１７の時定数７（字Ｒ皿Ｃ．ｏ３）
に従って指数関数的に次第に上昇する。
一方、バイアス回路網１３には定電圧ッェナーダィオー
ドＺＤ，，ＺＤ２とバイアス用トランジスタＱ，３とが
含まれているため、■ピンの電圧Ｖ４が上昇して下式を
満足するまで、バイアス回路網１３に直流バイアス電流
ＩＢ，３が流れることはない。Ｖ４２Ｖ２。
ドＺＤ，，ＺＤ２とバイアス用トランジスタＱ，３とが
含まれているため、■ピンの電圧Ｖ４が上昇して下式を
満足するまで、バイアス回路網１３に直流バイアス電流
ＩＢ，３が流れることはない。Ｖ４２Ｖ２。
，十ＶｚＤ２十Ｖｚｏ３ ……川式ここで、
ＶｚＤ・，Ｖｚｏ２，ＶｚＤ３はそれぞれ定電圧ツェナ
ーダイオードＺＤ，，ＺＤ２，ＺＤ３のツエナー降伏電
圧である。■ピンの電圧Ｖ４カギ上昇してｍ式を満足し
た後は、下式に示す様に電源電圧変化に依存しない一定
の電流値を有した直流バイアス電流ＩＢ，３がバイアス
回路網１３に流れる様になる。
ＶｚＤ・，Ｖｚｏ２，ＶｚＤ３はそれぞれ定電圧ツェナ
ーダイオードＺＤ，，ＺＤ２，ＺＤ３のツエナー降伏電
圧である。■ピンの電圧Ｖ４カギ上昇してｍ式を満足し
た後は、下式に示す様に電源電圧変化に依存しない一定
の電流値を有した直流バイアス電流ＩＢ，３がバイアス
回路網１３に流れる様になる。
，Ｂ，３＝ＶＺ凶二生理山 ．・…・■
式Ｒ９ここで、Ｖ２Ｄ３は定電圧ツヱナーダイオードＺ
Ｄ３のッェナー降伏電圧、Ｒ９は抵抗Ｒ９の抵抗値であ
る。
式Ｒ９ここで、Ｖ２Ｄ３は定電圧ツヱナーダイオードＺ
Ｄ３のッェナー降伏電圧、Ｒ９は抵抗Ｒ９の抵抗値であ
る。
従って「■ピンの電圧Ｖ４が電源投入直後で低い値であ
り、（１｝式を満足しない間はバイアス回路網１３に流
れる直流バイアス電流ＩＢ，３の電流値は零となり、ダ
イオード接続トランジスタＱ，２のベース電圧は実質的
に零電位となる。
り、（１｝式を満足しない間はバイアス回路網１３に流
れる直流バイアス電流ＩＢ，３の電流値は零となり、ダ
イオード接続トランジスタＱ，２のベース電圧は実質的
に零電位となる。
このダイオード接続トランジスタＱ，２のベース電極と
差動初段増幅段１１の第１定電流源トランジスタ亀のベ
ース電極とが結合されているため、バイアス回路絹１３
に流れる直流バイアス電流ＩＢ，３の電流値が零の間は
、第１定電流源トランジスタはのコレク夕。ヱミッ夕径
路に流れる電流の電流値も零に維持される。この第１定
電流源トランジスタＱのコレクタ・ェミッタ径路の電流
の電流値が零の間は、筆勤初段増幅段１１の電源リップ
ル除去用定電圧ツェナーダィオードＺＤ４も非導適状態
に維持されるため、差動対トランジスタＱ，，Ｑ２，Ｑ
３，Ｑ４も非導適状態に維持され、共通抵抗Ｒ８に流れ
る差動初段増幅段１１の直流バイアス電流ＩＢ，．の電
流値も零に維持される。故にこの間、差動初段増幅段１
１は入力結合コンデンサＣ側を介して■ピ）／に供給さ
れた入力信号Ｖ，Ｎに不感応となり、後段の差動縦続増
幅段１２、駆動増幅段１４、プッシュプル出力増幅段１
５も入力信号Ｖ川に不感応となり、直結型電力増幅回路
全体にミューティングが施される。次に■ピンの電圧が
上昇して（１｝式を満足し、バイアス回路網１３に直流
バイアス電流ＩＢ，８が流れ始める様になる，と、差動
初段増幅段１１の第１定電流源トランジスタＱ５のコレ
クタ・ェミツタ径路にも電流が流れる様になり、この電
流は電源リップル除去用定電圧ッェナーダィオードＺＤ
４を流れる様になり、このッェナーダィオードＺＤ４を
導通させる様になる。
差動初段増幅段１１の第１定電流源トランジスタ亀のベ
ース電極とが結合されているため、バイアス回路絹１３
に流れる直流バイアス電流ＩＢ，３の電流値が零の間は
、第１定電流源トランジスタはのコレク夕。ヱミッ夕径
路に流れる電流の電流値も零に維持される。この第１定
電流源トランジスタＱのコレクタ・ェミッタ径路の電流
の電流値が零の間は、筆勤初段増幅段１１の電源リップ
ル除去用定電圧ツェナーダィオードＺＤ４も非導適状態
に維持されるため、差動対トランジスタＱ，，Ｑ２，Ｑ
３，Ｑ４も非導適状態に維持され、共通抵抗Ｒ８に流れ
る差動初段増幅段１１の直流バイアス電流ＩＢ，．の電
流値も零に維持される。故にこの間、差動初段増幅段１
１は入力結合コンデンサＣ側を介して■ピ）／に供給さ
れた入力信号Ｖ，Ｎに不感応となり、後段の差動縦続増
幅段１２、駆動増幅段１４、プッシュプル出力増幅段１
５も入力信号Ｖ川に不感応となり、直結型電力増幅回路
全体にミューティングが施される。次に■ピンの電圧が
上昇して（１｝式を満足し、バイアス回路網１３に直流
バイアス電流ＩＢ，８が流れ始める様になる，と、差動
初段増幅段１１の第１定電流源トランジスタＱ５のコレ
クタ・ェミツタ径路にも電流が流れる様になり、この電
流は電源リップル除去用定電圧ッェナーダィオードＺＤ
４を流れる様になり、このッェナーダィオードＺＤ４を
導通させる様になる。
この電源リップル除去用定電圧ッェナーダィオードＺＤ
４が導適する様になると、下式に従った差動初段増幅段
１１の直流バイアス電流１Ｂ，．が共通抵抗Ｒ８に流れ
る様になる。ＩＢ，．＝Ｖｚｏ４−ＮＢＥＱ，十ＶＢＥ
Ｑ２） ．．．．．，（３｝式Ｒ８ここで、Ｖｚ。
４が導適する様になると、下式に従った差動初段増幅段
１１の直流バイアス電流１Ｂ，．が共通抵抗Ｒ８に流れ
る様になる。ＩＢ，．＝Ｖｚｏ４−ＮＢＥＱ，十ＶＢＥ
Ｑ２） ．．．．．，（３｝式Ｒ８ここで、Ｖｚ。
４はツエナーダイオードＺＤ４のツェナー降伏電圧、Ｖ
ＢＥＱ，，ＶＢＥＱ２はそれぞれ差動対トランジスタＱ
，，Ｑ２のベース・ェミツ夕接合順方向電圧である。
ＢＥＱ，，ＶＢＥＱ２はそれぞれ差動対トランジスタＱ
，，Ｑ２のベース・ェミツ夕接合順方向電圧である。
この、直流バイアス電流ＩＢ，，が共通抵抗Ｒ３に流れ
る様になると、差動初段増幅段１！の差動対 ‐トラン
ジスタＱ，，Ｑ２，Ｑ３，Ｑ４は全て導適状態にバイア
スされる様になり、差動初段増幅段１１は■ピンに供給
された入力信号Ｖ，Ｎに感応し、これを増幅する様にな
る。
る様になると、差動初段増幅段１！の差動対 ‐トラン
ジスタＱ，，Ｑ２，Ｑ３，Ｑ４は全て導適状態にバイア
スされる様になり、差動初段増幅段１１は■ピンに供給
された入力信号Ｖ，Ｎに感応し、これを増幅する様にな
る。
すると後段の差動縦続増幅段１２、駆動増幅段１４、プ
ッシュプル出力増幅段１５は次々に導適状態にバイアス
され、増幅動作を開始する様になる。第２図は無信号入
力状態における電源投入後の直結型電力増幅回路の出力
信号ＶｏＵＴの変化を示したものでありＬ遅延回路１７
の遅延時間すなわち電源投入後電源リップル除去用フィ
ルター回路１７の時定数丁とバイアス回路網１３の定電
圧ッェナーダィオードＺＤ，，ＺＤ２，ＺＤ３のッヱナ
ー電圧Ｖ２。
ッシュプル出力増幅段１５は次々に導適状態にバイアス
され、増幅動作を開始する様になる。第２図は無信号入
力状態における電源投入後の直結型電力増幅回路の出力
信号ＶｏＵＴの変化を示したものでありＬ遅延回路１７
の遅延時間すなわち電源投入後電源リップル除去用フィ
ルター回路１７の時定数丁とバイアス回路網１３の定電
圧ッェナーダィオードＺＤ，，ＺＤ２，ＺＤ３のッヱナ
ー電圧Ｖ２。
・，Ｖｚｏ２，ＶｚＤ３とによりほぼ規定された所定の
時間ＴＭの間はこの直結型電力増幅回路の差動初段増幅
段１１、差動縦続増幅段１２は遮断状態にバイアスされ
るため、駆動増幅段１４のダーリントン接続ヱミッタフ
オロワ増幅用トランジスタＱ，ｏにはいかなるベース電
流も流れることはなく、ェミツタフオロワ増幅用トラン
ジスタＱ，ｏ，Ｑ，．は遮断状態に維持される。またこ
の所定時間ＴＭの間はダイオード接続トランジスタＱ，
２のベース電圧は実質的に、電位に維持されるため、駆
動増幅段１４の第２定電流負荷トランジスタＱ，４もこ
の所定時間ＴＭの間遮断状態に維持される。この駆動増
幅段１４のェミッタフオロワ増幅用トランジスタＱ，。
，Ｑ，．と第２定電流負荷トランジスタＱ，４とがそれ
ぞれ遮断状態に維持されると、プッシュプル出力増幅段
１５のトランジスタＱ．５，Ｑ．７のそれぞれにいかな
るベース電流も流れることはなく、ダーリントン接続ト
ランジスタＱ，５，Ｑ，６、コンブリメンタリ接続トラ
ンジスタＱ，７，Ｑ，８は遮断状態にバイアスされ、■
ピンの出力信号ｖＯＵＴは実質的に雫電位を保つ。次に
この所定時間ＴＭが経過した後は、この直結型電力増幅
回路の全ての増幅段１１，１２，１４，１６は次々に導
適状態にバイアスされ、増幅動作を開始する様になると
ともに、この直結型電力増幅回路の負帰還動作によって
■ピンの出力信号ＶｏＵｒは若干の変動の後■ピンの電
位（抵抗Ｒ，ｏ，によって大地電位すなわち零電位に維
持されている）に急速に追従する様になる。第３図は■
ピンに入力信号Ｖ，Ｎを印加した状態で電源を投入した
後の直結型電力増幅回路の出力信号Ｖ。
時間ＴＭの間はこの直結型電力増幅回路の差動初段増幅
段１１、差動縦続増幅段１２は遮断状態にバイアスされ
るため、駆動増幅段１４のダーリントン接続ヱミッタフ
オロワ増幅用トランジスタＱ，ｏにはいかなるベース電
流も流れることはなく、ェミツタフオロワ増幅用トラン
ジスタＱ，ｏ，Ｑ，．は遮断状態に維持される。またこ
の所定時間ＴＭの間はダイオード接続トランジスタＱ，
２のベース電圧は実質的に、電位に維持されるため、駆
動増幅段１４の第２定電流負荷トランジスタＱ，４もこ
の所定時間ＴＭの間遮断状態に維持される。この駆動増
幅段１４のェミッタフオロワ増幅用トランジスタＱ，。
，Ｑ，．と第２定電流負荷トランジスタＱ，４とがそれ
ぞれ遮断状態に維持されると、プッシュプル出力増幅段
１５のトランジスタＱ．５，Ｑ．７のそれぞれにいかな
るベース電流も流れることはなく、ダーリントン接続ト
ランジスタＱ，５，Ｑ，６、コンブリメンタリ接続トラ
ンジスタＱ，７，Ｑ，８は遮断状態にバイアスされ、■
ピンの出力信号ｖＯＵＴは実質的に雫電位を保つ。次に
この所定時間ＴＭが経過した後は、この直結型電力増幅
回路の全ての増幅段１１，１２，１４，１６は次々に導
適状態にバイアスされ、増幅動作を開始する様になると
ともに、この直結型電力増幅回路の負帰還動作によって
■ピンの出力信号ＶｏＵｒは若干の変動の後■ピンの電
位（抵抗Ｒ，ｏ，によって大地電位すなわち零電位に維
持されている）に急速に追従する様になる。第３図は■
ピンに入力信号Ｖ，Ｎを印加した状態で電源を投入した
後の直結型電力増幅回路の出力信号Ｖ。
ＵＴの変化を示したものであり、所定時間ＴＭの間、ミ
ューテイングが施される。かかる実施例においては「直
結型電力増幅回路の出力信号ＶｏＵＴの直流レベルは所
定時間ＴＭの間、および所定時間ＴＭの経過後も、ほぼ
零電位に維持されるため、この直結型電力増幅回路自体
も特に聡感上不快なポップ音（衝撃音）を発生すること
はない。
ューテイングが施される。かかる実施例においては「直
結型電力増幅回路の出力信号ＶｏＵＴの直流レベルは所
定時間ＴＭの間、および所定時間ＴＭの経過後も、ほぼ
零電位に維持されるため、この直結型電力増幅回路自体
も特に聡感上不快なポップ音（衝撃音）を発生すること
はない。
第４図は本発明のさらに他の実施例によりモノリシック
半導体集積回路に構成された２電源ＯＣＬ方式の直結型
電力増幅回路の回路図を示し、第１図および第１図の実
施例の回路と同等の機能を有する回路ブロックおよび回
路素子には同等の符号を符してその説明を省略し、先の
実施例の回路と異なる事項についてその詳細を説明する
。
半導体集積回路に構成された２電源ＯＣＬ方式の直結型
電力増幅回路の回路図を示し、第１図および第１図の実
施例の回路と同等の機能を有する回路ブロックおよび回
路素子には同等の符号を符してその説明を省略し、先の
実施例の回路と異なる事項についてその詳細を説明する
。
差動初段増幅段１１はダーリントン接続されたＰＮＰ型
差動対トランジスタＱ，，Ｑ２，Ｑ３，Ｑ４を含み、こ
の差動対トランジスタＱ，，Ｑ２のそれぞれのェミッタ
電極は互いに接続されるとともに第１定電流源トランジ
スタＱ５のコレク夕電極に結合され、差動対トランジス
タＱ，，Ｑ２のそれぞれのコレクタ電極は共通接続され
るとともに、負荷トランジスタＱ，９のコレクタ電極に
接続され、差動対トランジスタＱ３，Ｑ４のそれぞれの
コレクタ電極は共通接続されるとともに、負荷トランジ
スタＱ２ｏのコレクタ電極に接続され、負荷トランジス
タＱ，９，Ｑ数のそれぞれのベース電極は共通接続され
るとともに一方の負荷トランジスタＱ２。
差動対トランジスタＱ，，Ｑ２，Ｑ３，Ｑ４を含み、こ
の差動対トランジスタＱ，，Ｑ２のそれぞれのェミッタ
電極は互いに接続されるとともに第１定電流源トランジ
スタＱ５のコレク夕電極に結合され、差動対トランジス
タＱ，，Ｑ２のそれぞれのコレクタ電極は共通接続され
るとともに、負荷トランジスタＱ，９のコレクタ電極に
接続され、差動対トランジスタＱ３，Ｑ４のそれぞれの
コレクタ電極は共通接続されるとともに、負荷トランジ
スタＱ２ｏのコレクタ電極に接続され、負荷トランジス
タＱ，９，Ｑ数のそれぞれのベース電極は共通接続され
るとともに一方の負荷トランジスタＱ２。
のコ＊＊レク夕電極に接続されている。駆動増幅段１４
はダーリントン接続されたヱミッタ接地増幅用トランジ
スタＱ，０，Ｑ，．を含み「 このトランジスタＱ，ｏ
のベース電極は差動初段増幅段１１の負荷トランジスタ
Ｑ，９のコレクタ電極に接続されているため、この駆動
増幅段１４は差動初段増幅段１１の出力信号に直流的か
つ交流的に応答する。ダ−リントン接続されたェミッタ
接地増幅用トランジスタＱ・ｏ，Ｑ，．のそれぞれのコ
レク夕霞極はプッシュプル出力増幅段１５のダーリント
ン接続されたＰＮＰトランジスタＱ，７のベース電極に
接続されるとともに順方向直列接続されたクロスオーバ
ー歪低減用バイアスＰＮ接合ダイオードＤ，，Ｄ２，Ｄ
３を介してプッシュプル出力増幅段１５のダーリントン
接続されたトランジスタＱ．５のベース電極に接続され
ている。このダーリントン接続されたトランジスタＱ．
５のベース電極はさらにェミッタ接地増幅用トランジス
タＱ，ｏ，Ｑ，．の負荷手段として接続されたＰＮＰ型
の定電流負荷トランジスタＱ工，のコレクタ電極に接続
されている。プッシュプル出力増幅段１５はダーリント
ン接続されたＮＰＮ型トランジスタＱ，５，Ｑ，６とダ
ーリントン接続されたＰＮＰ型トランジスタＱ，７，Ｑ
，８とにより構成されたピュア・コンブリメンタリープ
ツシユフ。ル出力回路形式となっている。さらにバイア
ス回路網１３はバイアス抵抗Ｒ５と２個直列接続された
定電圧ッェナーダィオード血，，ＺＤ２およびコレクタ
電極とべ‐ス電極とが他のトランジスタＱ２，のベース
・ヱミッタ接合を介して結合されたダイオード接続トラ
ンジスタＱ，２の直列接続により構成されている。また
ダイオード接続トランジスタＱ，２のェミッタ電極は抵
抗Ｒ６を介して■ピンに接続され、そのベース電極は差
動初段増幅段１１の第１定電流源トランジスタＱ５のベ
ース電極に接続されるとともに駆動増幅段１４の定電流
負荷トランジスタＱ，４のベース電極に接続されている
。かかる実施例においても、入力信号Ｖ，Ｎを印加した
状態で電源を投入した後、■ピンの電圧Ｖ４が下式を満
す様になる以前の所定時間ＴＭの間、ミューテイングが
施される。Ｖ４２ＶＢＥｏ，２十ＶＢＢＱ２，十Ｖｚｏ
，十Ｖｚｏ２
……‘４〕式また「 この所定時間ＴＭの間
は、駆動増幅段竃４の定電流負荷トランジスタＱ，４と
ダーｌｊソトン接続ェミッ夕接地増幅用トランジスタＱ
，ｏ，Ｑ，．はそれぞれ遮断状態に維持されるため、こ
の直結型電力増幅回路自体の特に聴感上不快なポップ音
を発生することはない。
はダーリントン接続されたヱミッタ接地増幅用トランジ
スタＱ，０，Ｑ，．を含み「 このトランジスタＱ，ｏ
のベース電極は差動初段増幅段１１の負荷トランジスタ
Ｑ，９のコレクタ電極に接続されているため、この駆動
増幅段１４は差動初段増幅段１１の出力信号に直流的か
つ交流的に応答する。ダ−リントン接続されたェミッタ
接地増幅用トランジスタＱ・ｏ，Ｑ，．のそれぞれのコ
レク夕霞極はプッシュプル出力増幅段１５のダーリント
ン接続されたＰＮＰトランジスタＱ，７のベース電極に
接続されるとともに順方向直列接続されたクロスオーバ
ー歪低減用バイアスＰＮ接合ダイオードＤ，，Ｄ２，Ｄ
３を介してプッシュプル出力増幅段１５のダーリントン
接続されたトランジスタＱ．５のベース電極に接続され
ている。このダーリントン接続されたトランジスタＱ．
５のベース電極はさらにェミッタ接地増幅用トランジス
タＱ，ｏ，Ｑ，．の負荷手段として接続されたＰＮＰ型
の定電流負荷トランジスタＱ工，のコレクタ電極に接続
されている。プッシュプル出力増幅段１５はダーリント
ン接続されたＮＰＮ型トランジスタＱ，５，Ｑ，６とダ
ーリントン接続されたＰＮＰ型トランジスタＱ，７，Ｑ
，８とにより構成されたピュア・コンブリメンタリープ
ツシユフ。ル出力回路形式となっている。さらにバイア
ス回路網１３はバイアス抵抗Ｒ５と２個直列接続された
定電圧ッェナーダィオード血，，ＺＤ２およびコレクタ
電極とべ‐ス電極とが他のトランジスタＱ２，のベース
・ヱミッタ接合を介して結合されたダイオード接続トラ
ンジスタＱ，２の直列接続により構成されている。また
ダイオード接続トランジスタＱ，２のェミッタ電極は抵
抗Ｒ６を介して■ピンに接続され、そのベース電極は差
動初段増幅段１１の第１定電流源トランジスタＱ５のベ
ース電極に接続されるとともに駆動増幅段１４の定電流
負荷トランジスタＱ，４のベース電極に接続されている
。かかる実施例においても、入力信号Ｖ，Ｎを印加した
状態で電源を投入した後、■ピンの電圧Ｖ４が下式を満
す様になる以前の所定時間ＴＭの間、ミューテイングが
施される。Ｖ４２ＶＢＥｏ，２十ＶＢＢＱ２，十Ｖｚｏ
，十Ｖｚｏ２
……‘４〕式また「 この所定時間ＴＭの間
は、駆動増幅段竃４の定電流負荷トランジスタＱ，４と
ダーｌｊソトン接続ェミッ夕接地増幅用トランジスタＱ
，ｏ，Ｑ，．はそれぞれ遮断状態に維持されるため、こ
の直結型電力増幅回路自体の特に聴感上不快なポップ音
を発生することはない。
また本発明の各実施例においては、その所定のミューテ
イング時間ＴＭは１秒ないし２秒程度に設定されている
ため、直結型電力増幅回路の前段に接続されたィコラィ
ザー・アンプ等の前層増幅回路の電源投入直後の不所望
な出力変動が終了した後、直結型電力増幅回路の増幅動
作が開始する様になる。
イング時間ＴＭは１秒ないし２秒程度に設定されている
ため、直結型電力増幅回路の前段に接続されたィコラィ
ザー・アンプ等の前層増幅回路の電源投入直後の不所望
な出力変動が終了した後、直結型電力増幅回路の増幅動
作が開始する様になる。
これを第１図の実施例において説明すると、遅延回路１
７の遅延時間すなわち電源リップル除去用フィルター回
路１７の時定数７は２秒程度の値に設定されており、定
電圧ツェナーダイオード皿，？血２，血３のッェナ‐降
伏電圧Ｖ２。
７の遅延時間すなわち電源リップル除去用フィルター回
路１７の時定数７は２秒程度の値に設定されており、定
電圧ツェナーダイオード皿，？血２，血３のッェナ‐降
伏電圧Ｖ２。
，，Ｖ２。２，Ｖｚｏ３がそれぞれ５．６ボルトである
と、■ピンの電圧Ｖ４が１６．８寸；ルトになるには約
１．５秒の所定時間ＴＭを必要とｌし、この所定時間Ｔ
Ｍの経過後直結型電力増幅回路は増幅動作を開始する。
と、■ピンの電圧Ｖ４が１６．８寸；ルトになるには約
１．５秒の所定時間ＴＭを必要とｌし、この所定時間Ｔ
Ｍの経過後直結型電力増幅回路は増幅動作を開始する。
本発明はその技術思想から逸脱しない範囲で種種の変型
実施例を・採用することが出来る。
実施例を・採用することが出来る。
例えば定電圧手段として採用されている定電圧ッェナー
ダィオ叫ド狐，，ＺＤ２，ＺＤ３等は複数個順方向直列
接続することにより所定の定電圧値を得る様にしたＰＮ
接合ダイオードに置き換えることが出来る。・さらに遅
延回路１７は抵抗Ｒ，。
ダィオ叫ド狐，，ＺＤ２，ＺＤ３等は複数個順方向直列
接続することにより所定の定電圧値を得る様にしたＰＮ
接合ダイオードに置き換えることが出来る。・さらに遅
延回路１７は抵抗Ｒ，。
３、コンデンサＣ側により構成された電源リップル除去
用フィター回路の形式に限定されるものではなく、電源
スイッチＳＷ．投入による第１電源電圧供給点Ｐの急激
な電圧上昇に応答し、所定の遅延時間を供なって■ピン
の供給電圧Ｖ４が次第に上昇する様な構成であれば良い
。
用フィター回路の形式に限定されるものではなく、電源
スイッチＳＷ．投入による第１電源電圧供給点Ｐの急激
な電圧上昇に応答し、所定の遅延時間を供なって■ピン
の供給電圧Ｖ４が次第に上昇する様な構成であれば良い
。
また、差動初段増幅段１１の差敷対トランジスタＱ，．
Ｑ２，Ｑ３，Ｑ４はソース電極が差動的に共通接続され
たＮチャンネルＭＯＳ型電界効果トランジス外こ置き換
えることが出来る。
Ｑ２，Ｑ３，Ｑ４はソース電極が差動的に共通接続され
たＮチャンネルＭＯＳ型電界効果トランジス外こ置き換
えることが出来る。
第１図は本発明の一実施例による直結型電力増幅回路の
回路図を示し、第２図は第１図の実施例の無信号入力状
態における電源投入直後の出力信号の変化を示す波形図
、第３図は第１図の実施例における入力信号印加状態に
おける電源投入直後の出力信号の変化を示す波形図、第
４図は本発明の他の実施例による直結型電力増幅回路の
回路図である。 １１・・・・・・差動初段増幅段、１２・・・・・・差
動縦続増幅段、１３…・・・バイアス回路網、１４…・
・・駆動増幅段、１５・・・・・・プッシュプル出力段
、１６・・・・・・帰還回路網、１７・・・・・・遅延
回路、Ｑ，〜Ｑ２．・・・・・・トランジスタ、Ｄ．〜
Ｄ４…・・・ダイオード、Ｒ，〜Ｒ，。 ，Ｒ，ｏ，〜Ｒ似……抵抗、Ｃ，ｏ，〜Ｃ順……コンデ
ンサ。第１図 第２図 第３図 第４図
回路図を示し、第２図は第１図の実施例の無信号入力状
態における電源投入直後の出力信号の変化を示す波形図
、第３図は第１図の実施例における入力信号印加状態に
おける電源投入直後の出力信号の変化を示す波形図、第
４図は本発明の他の実施例による直結型電力増幅回路の
回路図である。 １１・・・・・・差動初段増幅段、１２・・・・・・差
動縦続増幅段、１３…・・・バイアス回路網、１４…・
・・駆動増幅段、１５・・・・・・プッシュプル出力段
、１６・・・・・・帰還回路網、１７・・・・・・遅延
回路、Ｑ，〜Ｑ２．・・・・・・トランジスタ、Ｄ．〜
Ｄ４…・・・ダイオード、Ｒ，〜Ｒ，。 ，Ｒ，ｏ，〜Ｒ似……抵抗、Ｃ，ｏ，〜Ｃ順……コンデ
ンサ。第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 第１入力端子と第２入力端子とを有し該第１入力端
子に入力信号が印加される差動初段増幅段、該差動初段
増幅の出力信号に直流的かつ交流的に応答する駆動増幅
段、該駆動増幅段の出力信号に直流的かつ交流的に応答
するプツシユプル出力段、該プツシユプル出力段の出力
と上記差動初段増幅段の上記第２入力端子との間に接続
された負帰還回路、上記差動初段増幅段に結合されたバ
イアス回路、第１極性の第１電源電圧が印加される第１
電源電圧供給点、該第１極性と反対極性の第２電源電圧
が印加される第２電源電圧供給点、該第１電源電圧供給
点と該第２電源電圧供給点との間に上記差動初段増幅段
と直列接続された遅延回路を具備し、上記差動初段増幅
段は差動対増幅素子と第１定電流源トランジスタとを有
してなり、該差動対増幅素子の一方は共通電極、出力電
極および上記第１入力端子に接続された入力電極を有し
てなり、該差動対増幅素子の他方は共通電極、出力電極
および上記第２入力端子に接続された入力電極を有して
なり、該差動対増幅素子の該共通電極は該第１定電流源
トランジスタのコレクタに接続され、上記駆動増幅段は
直列接続された駆動増幅素子と定電流負荷トランジスタ
とを有し、該駆動増幅素子の入力電極は上記差動初段増
幅段の上記出力信号に応答し、上記バイアス回路は直列
接続された抵抗手段と定電圧手段とを有し、上記第１定
電流源トランジスタのベースと上記定電流負荷トランジ
スタのベースとは上記バイアス回路によりバイアスされ
る如く構成された直結型電力増幅回路において、上記遅
延回路は同様に上記第１電源電圧供給点と上記第２電源
電圧供給点との間に上記バイアス回路と直列に接続され
、上記バイアス回路は上記抵抗手段および上記定電圧手
段と直列接続されたＰＮ接合手段をさらに有してなり、
該ＰＮ接合手段の電圧降下により上記第１定電流源トラ
ンジスタのベース・エミツタ接合と上記定電源負荷トラ
ンジスタのベース・エミツタとがバイアスされる如く構
成されたことを特徴とする直結型電力増幅回路。 ２ 特許請求の範囲第１項記載の直結型電力増幅回路に
おいて、上記差動初段増幅段の上記差動対増幅素子の上
記共通電極は共通インピーダンス手段を介して上記第１
定電流源トランジスタの上記コレクタに接続され、上記
第１定電流源トランジスタの上記コレクタは電源リツプ
ル除去用定電圧素子を介して接地点に接続されることを
特徴とする直結型電力増幅回路。 ３ 特許請求の範囲第１項記載の直結型電力増幅回路に
おいて、上記バイアス回路はバイアストランジスタを有
してなり、該バイアストランジスタのエミツタ電極は上
記定電圧手段と上記抵抗手段とを介して上記遅延回路に
接続され、該バイアストランジスタのベース電極は接地
電位点に接続され、該バイアストランジスタのコレクタ
電極は上記ＰＮ接合手段を介して上記第２電源電圧供給
点に接続されたことを特徴とする直結型電力増幅回路。 ４ 特許請求の範囲第３項記載の直結型電力増幅回路に
おいて、上記バイアス回路の上記バイアストランジスタ
の上記エミツタ電極はさらに他の抵抗を介して上記抵抗
手段と上記定電圧手段との直列回路接続構成に接続され
、該他の抵抗と上記バイアストランジスタのエミツタ・
ベース接合との直列回路接続構成と並列に減電圧特性改
善用定電圧手段を接続したことを特徴とする直結型電力
増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51018990A JPS6013324B2 (ja) | 1976-02-25 | 1976-02-25 | 直結型電力増幅回路 |
| US05/766,725 US4063185A (en) | 1976-02-25 | 1977-02-08 | Direct coupling type power amplifier circuit |
| DE2708055A DE2708055C3 (de) | 1976-02-25 | 1977-02-24 | Direkt koppelnder Leistungsverstärker |
| NL7702007A NL7702007A (nl) | 1976-02-25 | 1977-02-24 | Direkt-gekoppelde vermogensversterker. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51018990A JPS6013324B2 (ja) | 1976-02-25 | 1976-02-25 | 直結型電力増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52102656A JPS52102656A (en) | 1977-08-29 |
| JPS6013324B2 true JPS6013324B2 (ja) | 1985-04-06 |
Family
ID=11987003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51018990A Expired JPS6013324B2 (ja) | 1976-02-25 | 1976-02-25 | 直結型電力増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4063185A (ja) |
| JP (1) | JPS6013324B2 (ja) |
| DE (1) | DE2708055C3 (ja) |
| NL (1) | NL7702007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01150519U (ja) * | 1988-04-11 | 1989-10-18 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2585890A (en) * | 1949-10-22 | 1952-02-12 | Western Electric Co | Delay-action filter circuit |
| US3706852A (en) * | 1971-01-04 | 1972-12-19 | Mc Graw Edison Co | Quiet turn-on circuit for carbon microphones |
| JPS5435057B2 (ja) * | 1971-09-27 | 1979-10-31 |
-
1976
- 1976-02-25 JP JP51018990A patent/JPS6013324B2/ja not_active Expired
-
1977
- 1977-02-08 US US05/766,725 patent/US4063185A/en not_active Expired - Lifetime
- 1977-02-24 NL NL7702007A patent/NL7702007A/xx not_active Application Discontinuation
- 1977-02-24 DE DE2708055A patent/DE2708055C3/de not_active Expired
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|---|---|---|---|---|
| JPH01150519U (ja) * | 1988-04-11 | 1989-10-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2708055B2 (de) | 1979-05-17 |
| DE2708055C3 (de) | 1983-11-17 |
| NL7702007A (nl) | 1977-08-29 |
| JPS52102656A (en) | 1977-08-29 |
| US4063185A (en) | 1977-12-13 |
| DE2708055A1 (de) | 1977-09-01 |
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