JPS5979641A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5979641A JPS5979641A JP57188942A JP18894282A JPS5979641A JP S5979641 A JPS5979641 A JP S5979641A JP 57188942 A JP57188942 A JP 57188942A JP 18894282 A JP18894282 A JP 18894282A JP S5979641 A JPS5979641 A JP S5979641A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、特に、ＣＭ（，１
８トランジスタ及びバイポーラトランジスタから成る高
速で低消費電力の半導体集積回路装置に関する。
８トランジスタ及びバイポーラトランジスタから成る高
速で低消費電力の半導体集積回路装置に関する。
° 〔従来技術〕
従来のＣＭＯ８トランジスタのみを使用した論理回路を
第１図に示す。ここでは２人力ＮＡＮＤについて示す。
第１図に示す。ここでは２人力ＮＡＮＤについて示す。
この２人力ＮＡＮＤ回路は２つの並列接続されたＰＭＯ
８）ランジスタ２００，２０１と２つの直列接続された
ＮＭＯ８）ランジスタ２０２，２０３とから構成される
。入力２０４と２０５が共に″１″ルベルであるとＮＭ
Ｏ８）ランジスタ２０２，２０３がオン状態になり、Ｐ
ＭＯＳトランジスタ２ｏＯ９２０１はオフ状態になる。
８）ランジスタ２００，２０１と２つの直列接続された
ＮＭＯ８）ランジスタ２０２，２０３とから構成される
。入力２０４と２０５が共に″１″ルベルであるとＮＭ
Ｏ８）ランジスタ２０２，２０３がオン状態になり、Ｐ
ＭＯＳトランジスタ２ｏＯ９２０１はオフ状態になる。
したがって出力２０６は′０”レベルとなる。入力２０
４あるいは２０５のどちらか一方が″０パレベルである
とＰＭＯ８）ランジスタ２０１あるいは２００のどちら
か一方がオン状態になり、ＮＭＯ８）ランジスタ２０２
あるいは２０３のどちらか一方がオフ状態になる。した
がって出力２０６は１”レベルとなる。この動作で判る
ように入力レベルが“１″かｏ”レベルに決まると電源
２０７から接地までに導電バスを作ることはない。故に
０Ｍ０８回路は低消費電力という特長を有している。し
かしＭＯｓトランジスタの伝達コンダクタンスがバイポ
ーラトランジスタに比して小さいため、負荷容量が大き
いとその充、放電１に時間がかかり、スピードが違くな
る欠点があった。
４あるいは２０５のどちらか一方が″０パレベルである
とＰＭＯ８）ランジスタ２０１あるいは２００のどちら
か一方がオン状態になり、ＮＭＯ８）ランジスタ２０２
あるいは２０３のどちらか一方がオフ状態になる。した
がって出力２０６は１”レベルとなる。この動作で判る
ように入力レベルが“１″かｏ”レベルに決まると電源
２０７から接地までに導電バスを作ることはない。故に
０Ｍ０８回路は低消費電力という特長を有している。し
かしＭＯｓトランジスタの伝達コンダクタンスがバイポ
ーラトランジスタに比して小さいため、負荷容量が大き
いとその充、放電１に時間がかかり、スピードが違くな
る欠点があった。
第２図は従来のバイポーラトランジスタのみによる２人
力ＮＡＮＤ回路を示す。
力ＮＡＮＤ回路を示す。
この２人力ＮＡＮＤ回路はマルチエミッタのＮＰＮトラ
ンジスタ（以後ＮＰＮと略す）３００．ＮＰＮ３０１，
３０２，３０３．ダイオ−）”３（１４それに抵抗３０
５，３０６，３０７，３０８から構成される。入力３０
９，３１０が共に１”レベルの時、ＮＰＮ３００のペー
ス、エミッタ接合は逆バイアスされるので、抵抗３０５
に流れるペース電流はＮＰＮ３０１のベース電流となる
。したがってＮＴ’Ｎ３０１はオンとなり、抵抗３０７
の非接地側端子電位が上昇しＮＰＮ３０３はオンと六る
ので出力３１１は゛０″レベルとなる。なお、この時、
抵抗３０６の電源３１２と反対側の端子電位が低下する
のでＮＰＮ３０２はオフとなる。
ンジスタ（以後ＮＰＮと略す）３００．ＮＰＮ３０１，
３０２，３０３．ダイオ−）”３（１４それに抵抗３０
５，３０６，３０７，３０８から構成される。入力３０
９，３１０が共に１”レベルの時、ＮＰＮ３００のペー
ス、エミッタ接合は逆バイアスされるので、抵抗３０５
に流れるペース電流はＮＰＮ３０１のベース電流となる
。したがってＮＴ’Ｎ３０１はオンとなり、抵抗３０７
の非接地側端子電位が上昇しＮＰＮ３０３はオンと六る
ので出力３１１は゛０″レベルとなる。なお、この時、
抵抗３０６の電源３１２と反対側の端子電位が低下する
のでＮＰＮ３０２はオフとなる。
一方、入力３０９，３１０のうちどちらかが″０″レベ
ルの時はＮＰＮ３００のペース、エミッタ接合は順バイ
アスされ、抵抗３０５を流れるベース電、流は大部分人
力３０９または３１０に流れ込むのでＮＰＮ３００は飽
和状態となる。したがってＮＰＮ３０１のペースへは入
力３０９まだは３１０の００”レベルがほぼそのまま伝
達され、ＮＰＮ３０１はオフとなるので、ＮＰＮ３０３
がオフとなる。一方抵抗３０６の電源３１２と反対側の
端子の電位が上昇するのでＮＰＮ３０２がオンにな（９
） す、ＮＰＮ３０２のエミッタ電流が負荷を充電し、出力
３１１は”１”レベルとなる。
ルの時はＮＰＮ３００のペース、エミッタ接合は順バイ
アスされ、抵抗３０５を流れるベース電、流は大部分人
力３０９または３１０に流れ込むのでＮＰＮ３００は飽
和状態となる。したがってＮＰＮ３０１のペースへは入
力３０９まだは３１０の００”レベルがほぼそのまま伝
達され、ＮＰＮ３０１はオフとなるので、ＮＰＮ３０３
がオフとなる。一方抵抗３０６の電源３１２と反対側の
端子の電位が上昇するのでＮＰＮ３０２がオンにな（９
） す、ＮＰＮ３０２のエミッタ電流が負荷を充電し、出力
３１１は”１”レベルとなる。
この様なバイポーラトランジスタ回路では大きな電流を
低インピーダンス回路に流し込んだり、流し出したりす
るので消費電力が大きい欠点がある。集積度に関しても
バイポーラトランジスタ回路は０Ｍ０８回路に比べてか
なり劣る。一方スピードは高い伝達コンダクタンス特性
のため速いという特長を有している。
低インピーダンス回路に流し込んだり、流し出したりす
るので消費電力が大きい欠点がある。集積度に関しても
バイポーラトランジスタ回路は０Ｍ０８回路に比べてか
なり劣る。一方スピードは高い伝達コンダクタンス特性
のため速いという特長を有している。
以上述べてきた０Ｍ０８回路、バイポーラ回路の欠点を
補うために、第３図に示すようなインバータ回路が知ら
れている。このインバータはＰＭＯ８５０、ＮＭＯ８５
１，ＮＰＮ５３．ＰＮＰ）ランジスタ（以下ＰＮＰと略
す）５４から成る。入力５５が″′θ″レベルの時、Ｐ
ＭＯ８５０はオンとなりＮＭＯ８５１はオフとなる。し
たがってＮＰＮ５３とＰＮＰ５４のペース電位が上昇し
、ＮＰＮ５３はオンとなりＰＮＰ５４はオフとなり、出
力５６は１”レベルとなる。入力５５が′１”レベルの
時、ＰｌｕＯ８５０はオフとなりＮＭＯ８５１ｕオンと
なる。
補うために、第３図に示すようなインバータ回路が知ら
れている。このインバータはＰＭＯ８５０、ＮＭＯ８５
１，ＮＰＮ５３．ＰＮＰ）ランジスタ（以下ＰＮＰと略
す）５４から成る。入力５５が″′θ″レベルの時、Ｐ
ＭＯ８５０はオンとなりＮＭＯ８５１はオフとなる。し
たがってＮＰＮ５３とＰＮＰ５４のペース電位が上昇し
、ＮＰＮ５３はオンとなりＰＮＰ５４はオフとなり、出
力５６は１”レベルとなる。入力５５が′１”レベルの
時、ＰｌｕＯ８５０はオフとなりＮＭＯ８５１ｕオンと
なる。
（１０）
したがってＮＰＮ５３とＰＮＰ５４のベース電位が低下
し、ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、
出力５６は６０″レベルとなる。
し、ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、
出力５６は６０″レベルとなる。
しかし、バイポーラトランジスタの１つにＰＮＰ５４を
用いているため、出力信号５６の立下りが遅くなるとい
う欠点があった。これはＰＮＰ）ランジスタはＮＰＮ）
ランジスタよりも、電流増幅率等の性能が落ちるためで
ある。
用いているため、出力信号５６の立下りが遅くなるとい
う欠点があった。これはＰＮＰ）ランジスタはＮＰＮ）
ランジスタよりも、電流増幅率等の性能が落ちるためで
ある。
本発明の目的は、以上述べてきた０Ｍ０８回路、バイポ
ーラトランジスタ回路の欠点を補いＣＭＯＳトランジス
タ及びバイポーラトランジスタからなる高速で低消費電
力の半導体集積回路装置を提供するにある。
ーラトランジスタ回路の欠点を補いＣＭＯＳトランジス
タ及びバイポーラトランジスタからなる高速で低消費電
力の半導体集積回路装置を提供するにある。
本発明は、（Ｊ４Ｏ８回路の低消費電力特性及びバイポ
ーラ回路の高スピード特性に着目し、両ゲートを組合せ
た複合回路により高速、低消費電力、かつ高集積密度の
回路を得ようとするものである。
ーラ回路の高スピード特性に着目し、両ゲートを組合せ
た複合回路により高速、低消費電力、かつ高集積密度の
回路を得ようとするものである。
そのためＴＴＬゲートで行われているような２（１１）
個のＮＰＮトランジスタを電源端子と接地端子間に直列
接続したいわゆるトーテムポール型出力段とＣＮＩＯ３
回路からなる論理回路、バイポーラトランジスタを駆動
する回路から成り、該駆動回路の相補出力を該出力段の
バイポーラトランジスタのベースに供給することにより
、高入力インピーダンス、低出力インピーダンス回路を
実現する。
接続したいわゆるトーテムポール型出力段とＣＮＩＯ３
回路からなる論理回路、バイポーラトランジスタを駆動
する回路から成り、該駆動回路の相補出力を該出力段の
バイポーラトランジスタのベースに供給することにより
、高入力インピーダンス、低出力インピーダンス回路を
実現する。
この場合、ＭＯＳトランジスタとＮＰＮトランジスタは
ダーリントン接続され、大きな伝達コンダクタンスを得
ることができる。
ダーリントン接続され、大きな伝達コンダクタンスを得
ることができる。
以下、本発明を実施例によって詳細に説明する。
（実施例１）
第４図はトーテムポール出力形インバータを示す。
第４図に於いて、１４は、コレクタが電源端子１に、エ
ミッタが出力端子１７に接続される第１のＮＰＮバイポ
ーラトランジスタ（以下単に第１のＮＰＮと称す）、１
５は、コレクタが出力端子１７に、エミッタが接地電位
である固定電位端子（１２） に接続される第２のＮＰＮバイポーラトランジスタ（以
下単に第２のＮＰＮと称す）、１０は、ゲートが入力端
子１６に、ソース及びドレインがそれぞれ第１のＮＰＮ
のコレクタとベースとに接続されるＰ型絶縁ゲート電界
効果トランジスタ（以下単にＰＭＯ８と称す）、１１は
、ゲートが入力端子１６に、ドレイン及びソースがそれ
ぞれ第２のＮＰＮのコレクタとベースとに接続される第
１のＮ型絶縁ゲート電界効果トランジスタ（以下単に第
１のＮＭＯ８と称す）、１２は、ゲートが電源端子１に
、ドレイン及びソースがそれぞれ＠１のＮＰＮのベース
とエミッタとに接続される第２のＮＭＯ８，１３は、ゲ
ートが電源端子１に、ドレイン及びソースがそれぞれ第
２のＮＰＮのベースとエミッタとに接続される第３のＮ
ＭＯ８である。
ミッタが出力端子１７に接続される第１のＮＰＮバイポ
ーラトランジスタ（以下単に第１のＮＰＮと称す）、１
５は、コレクタが出力端子１７に、エミッタが接地電位
である固定電位端子（１２） に接続される第２のＮＰＮバイポーラトランジスタ（以
下単に第２のＮＰＮと称す）、１０は、ゲートが入力端
子１６に、ソース及びドレインがそれぞれ第１のＮＰＮ
のコレクタとベースとに接続されるＰ型絶縁ゲート電界
効果トランジスタ（以下単にＰＭＯ８と称す）、１１は
、ゲートが入力端子１６に、ドレイン及びソースがそれ
ぞれ第２のＮＰＮのコレクタとベースとに接続される第
１のＮ型絶縁ゲート電界効果トランジスタ（以下単に第
１のＮＭＯ８と称す）、１２は、ゲートが電源端子１に
、ドレイン及びソースがそれぞれ＠１のＮＰＮのベース
とエミッタとに接続される第２のＮＭＯ８，１３は、ゲ
ートが電源端子１に、ドレイン及びソースがそれぞれ第
２のＮＰＮのベースとエミッタとに接続される第３のＮ
ＭＯ８である。
表ＩＶｉ本実施例の論理動作を示すものである。
（１３）
入力１６が′０”レベルの時、ＰＭＯ８ＩＯがオンと々
り第１のＮＭＯ８１１がオフとなる。したがって第１の
ＮＰＮＩ４のベース電位が上昇し、第１のＮＰＮＩ ４
はオンとなり、第２のＮＰＮＩ５け非飽和領域にある第
３のＮＭＯ８１３を介してベース、エミッタ間が短絡さ
れオフとなるので、第１のＮＰＮＩ４のエミッタ電流は
負荷を充電し出力１７は１”レベルとなる。入力１６が
１”レベルの時、ＰＭＯ８１０がオフとなり第１のＮＭ
Ｏ８１１がオンとなる。したがって第１のＮＰＮＩ ４
のベース、エミッタ間は非飽和領域にある第２のＮＭＯ
８１２を介して短絡され第１のＮＰＮＩ４はオフトナリ
、第２のＮＰＮＩ ５のベース、コレクタ間は第１のＮ
ＭＯ８１１を介して短絡されるので、第２のＮＰＮＩ
５のベースには出力１７からベース電流が供給され、第
２のＮＰＮＩ５はオンとカリ、出力１７Ｆｉ″０”レベ
ルとなる。第２、第３のＮＭ０８１２．１３は抵抗の代
用として働き、ＮＰＮがオンになる時には、ペース電流
を多少分流するがＮＰＮがオフになる時には、共に非飽
和領域で動（１４） 作し、ドレインとソースが同電位になり蓄積電荷を高速
に引き抜く働きをする。
り第１のＮＭＯ８１１がオフとなる。したがって第１の
ＮＰＮＩ４のベース電位が上昇し、第１のＮＰＮＩ ４
はオンとなり、第２のＮＰＮＩ５け非飽和領域にある第
３のＮＭＯ８１３を介してベース、エミッタ間が短絡さ
れオフとなるので、第１のＮＰＮＩ４のエミッタ電流は
負荷を充電し出力１７は１”レベルとなる。入力１６が
１”レベルの時、ＰＭＯ８１０がオフとなり第１のＮＭ
Ｏ８１１がオンとなる。したがって第１のＮＰＮＩ ４
のベース、エミッタ間は非飽和領域にある第２のＮＭＯ
８１２を介して短絡され第１のＮＰＮＩ４はオフトナリ
、第２のＮＰＮＩ ５のベース、コレクタ間は第１のＮ
ＭＯ８１１を介して短絡されるので、第２のＮＰＮＩ
５のベースには出力１７からベース電流が供給され、第
２のＮＰＮＩ５はオンとカリ、出力１７Ｆｉ″０”レベ
ルとなる。第２、第３のＮＭ０８１２．１３は抵抗の代
用として働き、ＮＰＮがオンになる時には、ペース電流
を多少分流するがＮＰＮがオフになる時には、共に非飽
和領域で動（１４） 作し、ドレインとソースが同電位になり蓄積電荷を高速
に引き抜く働きをする。
本実施例によれば、０ＭＯ８とバイポーラトランジスタ
の最小構成の高速かつコンパクトなインバータ回路が実
現できる。
の最小構成の高速かつコンパクトなインバータ回路が実
現できる。
また、本実施例によれば、動作の遅いＰＮＰバイポーラ
トランジスタを使用していないので、出力信号の立下り
が遅くなることはなくなり、高速動作が可能である。
トランジスタを使用していないので、出力信号の立下り
が遅くなることはなくなり、高速動作が可能である。
更に本実施例によれば、高速スイッチングに欠かせない
蓄積電荷引抜用の素子として抵抗等の受動素子を用いて
いないので、集積密度を上げることができ、更にＬＳＩ
製造用のホトマスクも特別に増加する必要もなくＬＳＩ
化に適した回路構成が実現できる。
蓄積電荷引抜用の素子として抵抗等の受動素子を用いて
いないので、集積密度を上げることができ、更にＬＳＩ
製造用のホトマスクも特別に増加する必要もなくＬＳＩ
化に適した回路構成が実現できる。
捷た、図示していないが、第４図の回路に、ゲートが接
地電位である固定電位端子に、ソース及びドレインがそ
れぞれ第１のＮＰＮｌ４のペースとエミッタに接続され
る第２のＰＭＯ８を付加してもよく、第１の実施例と同
様な効果が得られる。
地電位である固定電位端子に、ソース及びドレインがそ
れぞれ第１のＮＰＮｌ４のペースとエミッタに接続され
る第２のＰＭＯ８を付加してもよく、第１の実施例と同
様な効果が得られる。
（１５）
動作は図４と同様である。
更に本実施例によれば、追加した第２のＰＭＯ８を伝達
して出力Ｎ Ｉ Ｉ＋レベルが電源常圧レベルまで上昇
するのでノイズマージンを増加させることができる。
して出力Ｎ Ｉ Ｉ＋レベルが電源常圧レベルまで上昇
するのでノイズマージンを増加させることができる。
また、本実施例によれば、第１のＮＰＮｌ ４がより速
くオフになるので、更に高速化するとともに、貫通電流
が減少して低消費電力化が達成できる。
くオフになるので、更に高速化するとともに、貫通電流
が減少して低消費電力化が達成できる。
同、後述する実施例３，４，５．６においては本実施例
に示したＰＭＯ８は付加していないが、同様に付加する
ことができる。この）’ＭＯ８を付加することによって
本実施例と同様な効果が達成できる。
に示したＰＭＯ８は付加していないが、同様に付加する
ことができる。この）’ＭＯ８を付加することによって
本実施例と同様な効果が達成できる。
（実施例３）
第５図にトーテムポール出力形２人力ＮＡ、ＮＤ回路を
示す。
示す。
第５図に於いて、２６は、コレクタが電源端子１に、エ
ミッタが出力端子２９に接続される第１のＮＰＮ、２７
はコレクタが出力端子２９に、工（１６） ミッタが接地電位である固定電位端子に接続される第２
のＮＰＮ、２８は２個の入力端子、２０及び２１は、各
ゲートがそれぞれ異なる入力端子２８に、各ソース及び
各ドレインが、第１のＮ Ｐ Ｎ ２６のコレクタとペ
ースとの間に並列にそれぞれ接続される第１、第２のＰ
ＭＯ８，２２及び２３は、各ゲートがそれぞれ異なる入
力端子２８に、各ドレイン及び各ソースが第２のＮＰＮ
２７のコレクタとペースとの間に直列にそれぞれ接続さ
れる第１、第２のＮＩ’ｔ４０Ｓ、２４はゲートが電源
端子１に、ドレイン及びソースが第１のＮＰＮ２６のペ
ースとエミッタとに接続される第３のＮＭＯ８，２５は
ゲートが電源端子１に、ドレイン及びソースが第２のＮ
ＰＮ２７のペースとエミッタとに接続される第４のＮＭ
Ｏ８である。
ミッタが出力端子２９に接続される第１のＮＰＮ、２７
はコレクタが出力端子２９に、工（１６） ミッタが接地電位である固定電位端子に接続される第２
のＮＰＮ、２８は２個の入力端子、２０及び２１は、各
ゲートがそれぞれ異なる入力端子２８に、各ソース及び
各ドレインが、第１のＮ Ｐ Ｎ ２６のコレクタとペ
ースとの間に並列にそれぞれ接続される第１、第２のＰ
ＭＯ８，２２及び２３は、各ゲートがそれぞれ異なる入
力端子２８に、各ドレイン及び各ソースが第２のＮＰＮ
２７のコレクタとペースとの間に直列にそれぞれ接続さ
れる第１、第２のＮＩ’ｔ４０Ｓ、２４はゲートが電源
端子１に、ドレイン及びソースが第１のＮＰＮ２６のペ
ースとエミッタとに接続される第３のＮＭＯ８，２５は
ゲートが電源端子１に、ドレイン及びソースが第２のＮ
ＰＮ２７のペースとエミッタとに接続される第４のＮＭ
Ｏ８である。
表２は本実施例の論理動作を示すものである。
（１７）
表２
まず入力２８のどちらかが０”レベルの時、第１、第２
のＰＭＯ８２０，２１のどちらかがオンとなり、第１、
第２のＮＭＯ８２２，２３のどちらかがオフとなる。し
たがって第１のＮＰＮ２６のペース電位が上昇し、第１
のＮＰＮ２６はオンとかり、第２のＮＰＮ２７は非飽和
領域にある第４のＮＭＯ８２５を介してペース、エミッ
タ間が短絡されオフと々るので第１のＮＰＮ２６のエミ
ッタ電流は負荷を充電し出力２９は１”レベルとなる。
のＰＭＯ８２０，２１のどちらかがオンとなり、第１、
第２のＮＭＯ８２２，２３のどちらかがオフとなる。し
たがって第１のＮＰＮ２６のペース電位が上昇し、第１
のＮＰＮ２６はオンとかり、第２のＮＰＮ２７は非飽和
領域にある第４のＮＭＯ８２５を介してペース、エミッ
タ間が短絡されオフと々るので第１のＮＰＮ２６のエミ
ッタ電流は負荷を充電し出力２９は１”レベルとなる。
入力２８の両方が加”レベルの時、第１、第２のＰＭＯ
８２０，２１の両方がオンとなり、第１、第２ＯＮＭＯ
８２２，２３の両方がオフとなる。
８２０，２１の両方がオンとなり、第１、第２ＯＮＭＯ
８２２，２３の両方がオフとなる。
（１８）
したがって動作は上記と同じで出力２９は１”となる。
一方入力２８の両方がパ１”レベルの時、第１、第２の
ＰＭＯ８２０，２１の両方がオフとなり、第１、第２の
ＮＭＯ８２２，２３の両方がオンとなる。
ＰＭＯ８２０，２１の両方がオフとなり、第１、第２の
ＮＭＯ８２２，２３の両方がオンとなる。
したがって第１のＮＰＮ２６はベース、エミッタ間が非
飽和領域にある第３のＮＭＯ８２４を介して短絡されオ
フとなり、第２のＮＰＮ２７のコレクタ、ペース間は第
１、第２のＮＭＯ８２２，２３を介して短絡されるので
、第２のＮＰＮ２７のベースには出力２９から電流が供
給され、第２のＮＰＮ２７はオンとなり、出力２９は“
０″レベルとなる。
飽和領域にある第３のＮＭＯ８２４を介して短絡されオ
フとなり、第２のＮＰＮ２７のコレクタ、ペース間は第
１、第２のＮＭＯ８２２，２３を介して短絡されるので
、第２のＮＰＮ２７のベースには出力２９から電流が供
給され、第２のＮＰＮ２７はオンとなり、出力２９は“
０″レベルとなる。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。また本実施例によれば、高速かつコンパクトな
ＮＡＮＤ回路を構成できるので、ＬＳＩ化のだめの論理
設計が可能となる。
できる。また本実施例によれば、高速かつコンパクトな
ＮＡＮＤ回路を構成できるので、ＬＳＩ化のだめの論理
設計が可能となる。
同、本実施例では２人力ＮＡ、ＮＤ回路を例にとって説
明したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般の
に入力ＮＡＮＤ回路（ｋ≧２）に、本発明は（１９） 適用できる。更に、この回路構成によれば、第３、第４
ＯＮＭＯ８２４，２５を抵抗の代用としているので多入
力になっても、この蓄積電荷引抜き用の５ＭＯ８の数は
増加させる必要がなく、集積密度を上げることができる
。
明したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般の
に入力ＮＡＮＤ回路（ｋ≧２）に、本発明は（１９） 適用できる。更に、この回路構成によれば、第３、第４
ＯＮＭＯ８２４，２５を抵抗の代用としているので多入
力になっても、この蓄積電荷引抜き用の５ＭＯ８の数は
増加させる必要がなく、集積密度を上げることができる
。
（実施例４）
第６図にトーテムポール出力形２人力ＮＯＲ，回路を示
す。
す。
第６図に於いて、３６はコレクタが電源端子１に、エミ
ッタが出力端子３９に接続される第１のＮＰＮ３７は、
コレクタが出力端子３９に、エミッタが接地電位である
固定電位端子に接続される第２のＮＰＮ、３８は２個の
入力端子、３０及び３１は、各ゲートがそれぞれ異なる
入力端子３８に、各ソース及び各ドレインが、第１のＮ
ＰＮ３６のコレクタとベースとの間に直列にそれぞれ接
続される第１、第２のＰＭＯ８，３２及び３３け、各ゲ
ートがそれぞれ異なる入力端子３８に、各ドレイン及び
各ソースが第２のＮＰＮ３７のコレクタとベースとの間
に並列にそれぞれ接続される第１、（２０） 第２のＮＭＯ８，３４はゲートが電源端子１に、ドレイ
ン及びエミッタが第１のＮＰＮ３６のベースとエミッタ
とに接続される第３のＮＭＯ８，３５はゲートが電源端
子１に、ドレイン及びエミッタが第２のＮＰＮ３７のベ
ースとエミッタとに接続される第４のＮＭＯ８である。
ッタが出力端子３９に接続される第１のＮＰＮ３７は、
コレクタが出力端子３９に、エミッタが接地電位である
固定電位端子に接続される第２のＮＰＮ、３８は２個の
入力端子、３０及び３１は、各ゲートがそれぞれ異なる
入力端子３８に、各ソース及び各ドレインが、第１のＮ
ＰＮ３６のコレクタとベースとの間に直列にそれぞれ接
続される第１、第２のＰＭＯ８，３２及び３３け、各ゲ
ートがそれぞれ異なる入力端子３８に、各ドレイン及び
各ソースが第２のＮＰＮ３７のコレクタとベースとの間
に並列にそれぞれ接続される第１、（２０） 第２のＮＭＯ８，３４はゲートが電源端子１に、ドレイ
ン及びエミッタが第１のＮＰＮ３６のベースとエミッタ
とに接続される第３のＮＭＯ８，３５はゲートが電源端
子１に、ドレイン及びエミッタが第２のＮＰＮ３７のベ
ースとエミッタとに接続される第４のＮＭＯ８である。
表３は本実施例の論理動作を示すものである。
まず入力３８の両方が０”レベルの時、第１、第２のＰ
ＭＯ８３０，３１の両方がオンとなり、第１、第２のＮ
ＭＯ８３２，３３の両方がオフとなる。
ＭＯ８３０，３１の両方がオンとなり、第１、第２のＮ
ＭＯ８３２，３３の両方がオフとなる。
したがって第１のＮＰＮ３６のペース電位が上昇し、第
１のＮＰＮ３６はオンとなり、第２のＮＰＮ（２１） ３７は非飽和領域にある第４のＮＭＯ８３５を介してベ
ース、エミッタ間が短絡されオフとなるので第１のＮＰ
Ｎ３６のエミッタ電流は負荷を光重、し出力３９は１”
レベルとなる。
１のＮＰＮ３６はオンとなり、第２のＮＰＮ（２１） ３７は非飽和領域にある第４のＮＭＯ８３５を介してベ
ース、エミッタ間が短絡されオフとなるので第１のＮＰ
Ｎ３６のエミッタ電流は負荷を光重、し出力３９は１”
レベルとなる。
入力３８のどちらかが″１″レベルの時、第１、第２の
ＰＭＯ８３０，３１のどちらかがオフとなり、第１、第
２のＮＭＯ８３２，３３のどちらかがオンとなる。した
がって第１のＮＰＮ３６Ｈベース、エミッタ間が非飽和
領域にある第３のＮＭＯ８３４を介して短絡されオフと
なり、第２のＮＰＮ３７のベース、コレクタ間は第１、
第２のＮλ４０８３２か３３のオンの方を介して短絡さ
れるので、第２ＯＮＰＮ３７のベースには出力３９から
電流が供給され、第２のＮＰＮ３７はオンとなり、出力
３９は０”レベルとなる。
ＰＭＯ８３０，３１のどちらかがオフとなり、第１、第
２のＮＭＯ８３２，３３のどちらかがオンとなる。した
がって第１のＮＰＮ３６Ｈベース、エミッタ間が非飽和
領域にある第３のＮＭＯ８３４を介して短絡されオフと
なり、第２のＮＰＮ３７のベース、コレクタ間は第１、
第２のＮλ４０８３２か３３のオンの方を介して短絡さ
れるので、第２ＯＮＰＮ３７のベースには出力３９から
電流が供給され、第２のＮＰＮ３７はオンとなり、出力
３９は０”レベルとなる。
入力３８．の両方が′１”レベルの時、第１、第２のＰ
ＭＯ８３０，３１の両方がオフとなり、第１、第２のＮ
ＭＯ８３２，３３の両方がオンとなる。
ＭＯ８３０，３１の両方がオフとなり、第１、第２のＮ
ＭＯ８３２，３３の両方がオンとなる。
したがって動作は上記と同じで出力３９は０′”レベル
となる。
となる。
（２２）
本実施例に於いても、第１の実施例と同様な効果が達成
できる。寸だ本実施例によれば、高速かつコンパクトな
Ｎ ＯＲ，回路を構成できるので、ＬＳＩ化のための論
理設計が更に容易となる。
できる。寸だ本実施例によれば、高速かつコンパクトな
Ｎ ＯＲ，回路を構成できるので、ＬＳＩ化のための論
理設計が更に容易となる。
伺、本実施例では２人力Ｎ ＯＲ回路を例にとって説明
したが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに入力
ＮＯＲ回路（ｋ≧２）に本発明は適用できる。更に、こ
の回路構成によれば、第３、第４のＮＭＯ８３４，３５
を抵抗の代用としているので多入力になっても、この蓄
積電荷引抜き用のＮＭＯ８の数は増加させる必要がなく
、集積密度を上げることができる。
したが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに入力
ＮＯＲ回路（ｋ≧２）に本発明は適用できる。更に、こ
の回路構成によれば、第３、第４のＮＭＯ８３４，３５
を抵抗の代用としているので多入力になっても、この蓄
積電荷引抜き用のＮＭＯ８の数は増加させる必要がなく
、集積密度を上げることができる。
（実施例５）
第７図は出力部に第４図に示したトーテムポール出力形
インバータを採用したラッチを示す。
インバータを採用したラッチを示す。
第７図に於いて、４２はラッチメルフ４０１０反転を作
るＣＭＯＳインバータ、４０はデータ入力４００を伝達
するトランスフアゲ−１−１４３は記憶部を構成するＣ
ＭＯＳインバータ、４１はトランスファゲートであり、
第４図と同一符号は同一物（２３） 及び相当部を示す。
るＣＭＯＳインバータ、４０はデータ入力４００を伝達
するトランスフアゲ−１−１４３は記憶部を構成するＣ
ＭＯＳインバータ、４１はトランスファゲートであり、
第４図と同一符号は同一物（２３） 及び相当部を示す。
データ入力４００をラッチする際にはラッチパルス４０
１を１″にする。するとトランスファゲート４０はオン
となり、トランスファゲート４１はオフとなりデータ４
００が１込まれる。その後ラッチパルス４０１を０”に
するとトランスフアゲ−）４０はオフとなり、トランス
ファゲート４１はオンとなる。したがってＣＭＯＳイン
バータ４３、トーテムポール出力形インバータ及びトラ
ンスファゲート４１でデータを保持する。
１を１″にする。するとトランスファゲート４０はオン
となり、トランスファゲート４１はオフとなりデータ４
００が１込まれる。その後ラッチパルス４０１を０”に
するとトランスフアゲ−）４０はオフとなり、トランス
ファゲート４１はオンとなる。したがってＣＭＯＳイン
バータ４３、トーテムポール出力形インバータ及びトラ
ンスファゲート４１でデータを保持する。
本実施例によれば、重い負荷を駆動する出力部のみにバ
イポーラ出力段を用いた最小構成のラッチ回路が実現で
き、高速、低消費電力及び高集積のＬＳＩ化が可能であ
る。
イポーラ出力段を用いた最小構成のラッチ回路が実現で
き、高速、低消費電力及び高集積のＬＳＩ化が可能であ
る。
以上、ＬＳＩに使用する論理回路について説明してきた
が、ＬＳＩの出力を外部へ出す出力回路についても本発
明は適用できる。その実施例を第８図に示す。第８図は
インバータ回路であるが、多大力ＮＡＮＤ回路や多入力
Ｎ ＯＲ，回路への適用も同様に可能である。
が、ＬＳＩの出力を外部へ出す出力回路についても本発
明は適用できる。その実施例を第８図に示す。第８図は
インバータ回路であるが、多大力ＮＡＮＤ回路や多入力
Ｎ ＯＲ，回路への適用も同様に可能である。
（２４）
（実施例６）
第８図は第４図とほぼ同じ構成で、同様な動作をする。
第８図に於いて、第４図と同一符号は同−物及び相当物
を示し、１２５は第４図等の第１のＮＰ −Ｎのベ
ースとコレクタとの間にショットキーバリヤダイオード
を設けたもの、１２６は第２のＮＰＮのベースとコレク
タとの間にショットキーバリヤダイオードを設けたもの
、１２３はゲートが入力端子１６に、ドレイン及びソー
スがそれぞれ電源端子１と第２のＮＰＮ１２６のベース
とに接続される第４のＮ型電界効果トランジスタ（以下
単に第４のＮＭＯ８と称す）である。
を示し、１２５は第４図等の第１のＮＰ −Ｎのベ
ースとコレクタとの間にショットキーバリヤダイオード
を設けたもの、１２６は第２のＮＰＮのベースとコレク
タとの間にショットキーバリヤダイオードを設けたもの
、１２３はゲートが入力端子１６に、ドレイン及びソー
スがそれぞれ電源端子１と第２のＮＰＮ１２６のベース
とに接続される第４のＮ型電界効果トランジスタ（以下
単に第４のＮＭＯ８と称す）である。
第４図の実施例１と異なる第１点はＮＰＮ１２５と１２
６をショットキーバリヤダイオード付にしたことである
。これはＮＰＮ トランジスタが飽和することによって
発生する蓄積電荷を引き抜く時間を短縮するためである
。
６をショットキーバリヤダイオード付にしたことである
。これはＮＰＮ トランジスタが飽和することによって
発生する蓄積電荷を引き抜く時間を短縮するためである
。
異なる第２点は、第４のＮＭＯ８１２３を電源端子１と
第２のＮＰＮ１２６０ベース間に設置し、（２５） ゲートを入力端子１６に接続することである。これは出
力回路の場合、出力ロウレベルの電圧Ｖｎ ＋。
第２のＮＰＮ１２６０ベース間に設置し、（２５） ゲートを入力端子１６に接続することである。これは出
力回路の場合、出力ロウレベルの電圧Ｖｎ ＋。
でシンク電流ＩＯＬを流し込む必要があるので、入力１
６が１”レベルの時、第２のＮＰＮＩ ２６のベースに
電流を流し続けておく必要があるためである。
６が１”レベルの時、第２のＮＰＮＩ ２６のベースに
電流を流し続けておく必要があるためである。
本実施例によれば、コンパクトで、高速、低消費電力の
出力回路を実現することができる。
出力回路を実現することができる。
以上述べた様に本発明によれば、バイポーラトランジス
タ回路の高駆動能力とＣＭＯ８回路の（ＩＬ消費電力特
性を兼ね備えた回路を最小段数で構成し、高速、低消費
電力かつ高集積密度の半導体集積回路装置を得ることが
できる。
タ回路の高駆動能力とＣＭＯ８回路の（ＩＬ消費電力特
性を兼ね備えた回路を最小段数で構成し、高速、低消費
電力かつ高集積密度の半導体集積回路装置を得ることが
できる。
第１図は従来のＣＭＯ８回路図、第２図は従来のＴ Ｔ
Ｌ回路図、第３図は従来例であるインバータ回路図、
第４図は本発明の第１の実施例であるインバータ回路、
第５図は本発明の第３の実施例である２人力ＮＡＮＤ回
路、第６図は本発明の第４の（２６） 実施例である２人力Ｎ ＯＦｌ、回路、第７図は本発明
の第５の実施例であるラッチ回路、第８図は本発明の第
６の実施例である反転出力回路である。 １４．１５，２６，２７，３６．３７・・・ＮＰＮ）ラ
ンジスタ、１０，２０，２１，３０．３１・・・Ｐへ４
ＯＳトランジスタ、１１，２２，２３，３２．３３・・
・ＮＭＯＳトランジスタ、１２，１３，２４，２５，３
４．３５・・・ＮＭＯ８）ランジスタ、１２５，１２６
・・・ショットキーバリヤダイオード付Ｎ Ｐ Ｎ’
ｈランジスタ。 （２７） 芳／ｍ
Ｌ回路図、第３図は従来例であるインバータ回路図、
第４図は本発明の第１の実施例であるインバータ回路、
第５図は本発明の第３の実施例である２人力ＮＡＮＤ回
路、第６図は本発明の第４の（２６） 実施例である２人力Ｎ ＯＦｌ、回路、第７図は本発明
の第５の実施例であるラッチ回路、第８図は本発明の第
６の実施例である反転出力回路である。 １４．１５，２６，２７，３６．３７・・・ＮＰＮ）ラ
ンジスタ、１０，２０，２１，３０．３１・・・Ｐへ４
ＯＳトランジスタ、１１，２２，２３，３２．３３・・
・ＮＭＯＳトランジスタ、１２，１３，２４，２５，３
４．３５・・・ＮＭＯ８）ランジスタ、１２５，１２６
・・・ショットキーバリヤダイオード付Ｎ Ｐ Ｎ’
ｈランジスタ。 （２７） 芳／ｍ
Claims (1)
- 【特許請求の範囲】 １、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ゲート
が入力端子に、ソース及びドレインがそれぞれ上記第１
のＮＰＮバイポーラトランジスタのコレクタとベースと
に接続されるＰ型電界効果トランジスタと、ゲートが上
記入力端子に、トレイン及びソースがそれぞれ上記第２
のＮＰＮバイポーラトランジスタのコレクタとベースと
に接続される第１のＮ型電界効果トランジスタと、ゲー
トが上記電源端子に、ドレイン及びソースがそれぞれ上
記第１のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される第２のＮＷ電界効果トランジスタと
を具備することを特徴とする半導体集積回路装置。 ２、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ゲート
が入力端子に、ソース及びドレインがそれぞれ上記第１
のＮＰＮバイポーラトランジスタのコレクタとベースと
に接続されるＰ型電界効果トランジスタと、ゲートが上
記入力端子に、ドレイン及びソースがそれぞれ上記第２
のＮＰＮバイポーラトランジスタのコレクタとベースと
に接続される第１のＮ型電界効果トランジスタと、ゲー
トが上記電源端子に、ドレイン及びソースがそれぞれ上
記第２のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される第３のＮ型電界効果トランジスタと
を具備することを特徴とする半導体集積回路装置。 ３、特許請求の範囲第１項または第２項に於いて、ゲー
トが上記固定電位端子に、ソース及びドレインがそれぞ
れ上記第１のＮＰＮバイポーラトランジスタのベースと
エミッタとに接続される第２のＰ型電界効果トランジス
タを具備することを特徴とする半導体集積回路装置。 ４．特許請求の範囲第１項から第３項のいずれかに於い
て、ゲートが上記入力端子に、ドレイン及びソースがそ
れぞれ上記電源端子と上記第２のＮＰＮバイポーラトラ
ンジスタのベースとに接続される第４のＮ型電界効果ト
ランジスタを具備することを特徴とする半導体集積回路
装置。 ５、％許請求の範囲第１項から第３項のいずれかに於い
て、上記第１、第２のＮＰＮバイポーラトランジスタは
、ショットキーバリヤダイオード付ＮＰＮバイポーラト
ランジスタであることを特徴とする半導体集積回路装置
。 ６、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ｋ個（
ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上記
入力端子に、各ソース及びドレインが上記第１のＮＰＮ
バイポーラトランジスタのコレクタとベースとの間に並
列に（３） それぞれ接続されるに個のＰ型電界効果トランジスタと
、各ゲートがそれぞれ異なる上記入力端子に、各ドレイ
ン及び各ソースが上記第２のＮＰＮバイポーラトランジ
スタのコレクタとベースとの間に直列にそれぞれ接続さ
れるに個のＮ型電界効果トランジスタと、ゲートが上記
電源端子に、ドレイン及びソースがそれぞれ上記第１の
ＮＰＮバイポーラトランジスタのベースとエミッタトニ
接続される他のＮ型電界効果トランジスタとを具備する
ことを特徴とする半導体集積回路装置。 ７、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ｋ個（
ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上記
入力端子に、各ソース及びドレインが上記第１のＮＰＮ
バイポーラトランジスタのコレクタとベースとの間に並
列にそれぞれ接続されるに個のＰ型電界効果トランジス
タと、各ゲートがそれぞれ異なる上記入力端子（４） に、各ドレイン及び各ソースが上記部２のＮ Ｐ Ｎバ
イポーラトランジスタのコレクタとベースとの間に直列
にそれぞれ接続されるに個のＮ型電界効果トランジスタ
と、ゲートが上記電源端子に、ドレイン及びソースがそ
れぞれ上記第２のＮＰＮバイポーラトランジスタのベー
スとエミッタとに接続される他のＮ型電界効果トランジ
スタとを具備することを特徴とする半導体集積回路装置
。 ８、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ｋ個（
ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上記
入力端子に、各ソース及びドレインが上記第１のＮＰＮ
バイポーラトランジスタのコレクタとベースとの間に直
列にそれぞれ接続される１（個のＰ型電界効果トランジ
スタと、各ゲートがそれぞれ異なる上記入力端子に、各
ドレイン及び各ソースが上記第２のＮＰＮバイポーラト
ランジスタのコレクタとベースとの間に並列にそれぞれ
接続されるに個のＮ型電界効果トランジスタと、ゲート
が上記電源端子に、ドレイン及びソースがそれぞれ上記
第１のＮＰＮバイポーラトランジスタのベースとエミッ
タとに接続される他のＮ型電界効果トランジスタとを具
備することを特徴とする半導体集積回路装置。 ９、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２ＯＮＰＮバイポーラトランジスタと、ｋ個（
ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上記
入力端子に、各ソース及びドレインが上記第１のＮＰＮ
バイポーラトランジスタのコレクタとベースとの間に直
列にそれぞれ接続されるに個のＰ型電界効果トランジス
タと、各ゲートがそれぞれ異なる上記入力端子に、各ド
レイン及び各ソースが上記第２のＮＰＮバイポーラトラ
ンジスタのコレクタとベースとの間に並列にそれぞれ接
続されるに個のＮ型電界効果トランジスタと、ゲートが
上記電源端子に、ドレイン及びソースがそれぞれ上記第
２のＮＰＮバイポーラトランジスタのペースとエミッタ
とに接続される他のＮ型電界効果トランジスタとを具備
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188942A JPS5979641A (ja) | 1982-10-29 | 1982-10-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188942A JPS5979641A (ja) | 1982-10-29 | 1982-10-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979641A true JPS5979641A (ja) | 1984-05-08 |
Family
ID=16232600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188942A Pending JPS5979641A (ja) | 1982-10-29 | 1982-10-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979641A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120426A (ja) * | 1984-07-09 | 1986-01-29 | Hitachi Ltd | 論理ゲ−ト回路 |
| US4612458A (en) * | 1985-08-28 | 1986-09-16 | Advanced Micro Devices, Inc. | Merged PMOS/bipolar logic circuits |
| US4678943A (en) * | 1984-02-24 | 1987-07-07 | Hitachi, Ltd. | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation |
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| US4791320A (en) * | 1985-08-20 | 1988-12-13 | Fujitsu Limited | Bipolar-MISFET compound inverter with discharge transistor |
| JPH01307318A (ja) * | 1988-05-19 | 1989-12-12 | Samsung Electron Co Ltd | 全並列形Ｂｉ―ＣＭＯＳを備えたアナログディジタル変換器 |
| US4999517A (en) * | 1988-11-08 | 1991-03-12 | Nec Corporation | Inverter circuit |
| US5075581A (en) * | 1989-07-25 | 1991-12-24 | Fujitsu Limited | Ecl to ttl voltage level converter using cmos and bicmos circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
-
1982
- 1982-10-29 JP JP57188942A patent/JPS5979641A/ja active Pending
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