JPS5949020A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発す」はｃＭｏＳ形論理回路に関するもので、特に大
きなノイズマージンと電源ＩＩｉ圧マージンを有′ｊ″
ることを特長とする論理回路に関するものである。

〔発明の技術的背景とその問題点〕

従来のＣＭＯＳ論理回路例えばインバータ回１吊は弟１
図に示すように構成されていた。

弟１図に示すように、インバータ１！．！］＋１“６は
・嵯源，ｄ圧Ｖｓｓ　ｍ　Ｖｏｏ間にｎチャネルＭＯＳ
　｝ランジスタＵυとｐチャネルＭＯＳトランジスタ圓
とが１σ列に接続され、人力信号”ＩＮがそれぞれのＭ
ＯＳトランジスタαυ，α力のゲートに入力され、出力
信号Ｖｏｕｔは、これらＭＯＳ｝ランジスタの接続点（
［３）から出力されるよう構成されている。今、Ｖｏｏ
　＝　ｓ（Ｖ）、　ＶＨ　＝　ｏ（Ｖ）とすると入力信
号ＶＩＮが０（ｖ）のときトランジスタＩはオフ、トラ
ンジスタ（１２＋はオンでＶｏｕｔから５（ｖ）が出力
されている。次に入力信号ＶＩＮが５（ｖ）に変化する
とトランジスタ（Ｌｌ）はオン、トランジスタ（１２１
はオフとなり　ＶＯｕｔからは０（ｖ）が出力され、イ
ンノく−タの動作を行なう。

これらトランジスタｕｎ、ｕ’ａのしきい値電圧ＶＴＨ
Ｎ　＋ＶＴＨＰは、電源電圧マージンｌ　Ｖｏａ馴−Ｖ
ＯＯ鰹１を犬キ＜スルタメニ、ｌ　ＶＴＨＮ　ｌ　、　
ｌ　ＶＴＨＰ　ｌ　ｆ：　約１　（Ｖ）程度に設定され
ている。理論的には、Ｖ□ｃ　ｉｎ　＞　−（ｌ　ＶＴ
ＨＮＩＶＴＨＰＩ）の条件ケ満足する必要がある。ここ
で■００ｒＪＡは最小電み電圧、■００鄭は最大′亀源
′１は圧である。つまりｌ　ＶＴ、ｎＮｌ　、　ｌ　Ｖ
ＴＨＰ　ｌを小さくする程、電源電圧マージンは増大す
る。

しかし、一方しきい値電圧ｌ　ＶＴＨＮ　ｌ　、　Ｉ　
ＶＴＨＰ　ｌ　’ｃ小さくすればノイズマージンは減少
し、哄動作奮起こし易くなる。

〔発明の目的〕

本発明は上記点に鑑みなされたもので、電源電圧マージ
ンを減少させることがなく、大きなノイズマージン葡有
する論理回路ケ提供することを目的とするものである。

〔発明の概要〕

本発明は、入力端子がゲートに接続された第１η％’＋
４形のＭＯ８ＦＥ’ｌｌ’で構成され、一端が出力端子
に接続された第１の回かと、入力端子がゲートに接続さ
れた第２導電形のＭＯ８ＦＥ’ｒによって前記第１の回
路と相補的に構成され、一端が前記出力端子に接続され
た第２の回路と、前記出１の回路の他端とにも１の′電
源との間に接続されゲー・トが前記出力端子に接続され
た第２導電形のデプリーション形のＭＯＳ　Ｆ　Ｅ’１
’と、前記第２の回路の他端と紀２のｔ侃掠との間に接
続され、ゲートがｊ？ｉＪ記出力端子に接続された第１
２ｊｆ−ｍ形のデプリーション形のＭＯ８ＦＥ’ｒとを
具備したことを特徴とする論理回路である。

〔発明の実施例〕

以下、実施例に従って本発明を詳細に説明する。

第３図（ａ）は本発明の一実施例倉示す回路［柵である
。（３５）は入力端子、（３６）は出力端子である。回
路はインバータ回路である。入出カシトイ性は第４図に
示すようなヒステリシス特性を有する。

ｉ　３　図Ｋ　オイ”（、人力′−圧ｖＩＮカｖＩＮ＝
０（ｖ）とする。ＶＩＮ　ｋ　Ｏ（Ｖ）から徐々に上げ
ていくと、第１の回路エンノ１ンスメント形Ｎチャネル
ＭＯ８ＦＥ’ｌ’　（３２）のゲート電しヒがソース゛
［在位とこのトランジスタのしきい値電圧と加えた′電
圧よシ高くなるとチャージが、出力端子（３６）側より
流れ節点（３７）を充電し、節点（３７）ノ電ＬＥＶ７
ハＶＩＮ−ＶＴＨＮ　−（１）（但Ｌ　ｖＴＨＮハＭＯ
８ＦＥＴ　（３２）　０．：）　Ｌ　＠　イ（ｉｉ　Ｉ
４　ＥＥ、１＋１ＬｔＪｆ　２．５（Ｖ））トナル、　
％ｆＪＥ、　ＶフカＶＯｕＴ−ＶＴＨＰＤ　＝１２）　
（但Ｌ　ＶＴＨＰＤ　ｔｒｉ。

ＭＯ８Ｆｈ３Ｔ　（３１）　（ＯＬ　’＃　イｌｌｉ’
４圧）　’ａ：　＋ｌ’＋３　エル（！：　、ＭＯＳＦ
ＥＴ　（３１）、　（３２）はｊ、ｊＪ　ＪＡ　Ｌ　出
力・電圧ＶＯＬＩＴは低下する。

一方、出力４圧ＶＯｕＴが低下すると、ＭＯ：３に’ｈ
ＤＴ（３４）の抵抗は増力Ｌｌ　Ｌ　ＭＯ８ＦＥｉ’　
（３１）の抵抗は減少するので、出力゛電圧は益々低下
し最終的にはＯ■となる。

コノときＭｏ５ｔ”ＦＡＴ　（３３）、　（３４）は遮
断される。

以上説明したように、入力電圧ＶＩＮをｏ（Ｓりから徐
々に上げていくと、第４図に示すように出力電圧Ｖｏｕ
Ｔはある′４位、つまυ反転電圧ＶＩＨで、５（ｖ）（
論理６１”に対応）からＯ（Ｖ）　（論理”０”に対応
）に反転する１、この反転するときの条件は、ＭＯ８Ｆ
ＮＴ（３１）が辱通ずるときなので、その時の入力電圧
ＶＩＮが反転電圧ＶＩＨとなる。従って式（１）　、　
（２）よりＶＩＮ　　ＶＴＨＮ　：ＶｏｕＴ　　ＶＴＨ
ＰＤここで出力゛電圧ＶｏｕＴはＶＯＯなのでＶＩＨ＝
　　’Ｖｏａ　　−ｆ−ＶＴｎｒｉ　　−ＶＴＨＰＤ　
　　　　　　　　′°゛′　　Ｉ３１が成立する。反転
電圧ＶＩＨは（３）式に示すように表わされる。従っ−
（、Ｌ（、ｗ側のノイズマージンＮＬはＶＩＨでめりＶ
ＩＨは音源″屯圧ＶＯＯとともに増加し、しきい値’Ｉ
ｔ圧ｌ　ＶＴＨＮ　ｌが小さくても、大きなノイズマー
ジンケ得ることができる。この場合も電源ｄ圧ＶＯＯは
Ｖｃｏ　＞　ｌ　ＶＴＨＮ　ｌでめる必要があることは
従来と同様である。

逆に、入力電圧ＶＩＨヲＶｃｏから徐々に下げていき、
ＭＯ８ＦｈｉＴ　（３３）のゲート電位がソース電位か
らしきい値電圧の絶対値分用いた電圧より低くなるトｍ
　点（３８）　（Ｄ　ｉ４ｊ　圧Ｖｏｉｄ　ＶＩＮ　−
ＶＴＨＰ　−（４Ｊ　（但Ｌ　Ｖｒｎｐｉｄ　ＭＯＳＦ
ＥＴ　（３３）　ノＬ　ａ　イ値ｔＥ　ｆｌＥ、例工ｔ
ｒｉ　２．５　（Ｖ）　）となりＳ’ＩＬＬ圧■８がＶ
ｏｕＴ−ＶＴＨＮＤ−ｊ５）　（但しＶＴＨＮＤはＭＯ
ＳＦＥＴ（あ）のしきい・１１１寛圧）より低くなれは
、ＭＯ８ｌ’Ｉ’　（３３）、　（３４）は４す通し、
出力電圧ｖｏｕＴは上昇する。

出力電圧ＶｏｕＴが上昇すると、ＭＯ８ＩＩ″ｈＴ　（
３１）　ｏ抵抗は増加し、　ＪＶｉＯ８ＦＥＴ　（３４
）の抵抗は減少するので、出力電圧は益々上昇し、最終
的にはＶＯＯテで上昇する。このとれＭＯＳＦＥＴ　（
３１）、　（３２）は遮断きれる。

この場合も、人力電圧Ｖ’ＩＮ　ｒ　５　（Ｖ）から徐
々に下げていくと紀４図に示すよりに、出力−圧ＶＯＵ
Ｔは１反転′ｔ＝圧ｖＩＬ　ｆ　Ｏ（ｖ）カ６５　Ｃ’
ｌ）ニ反転１−７ｒ　。ＭＯＳＦＥＴ（３４）　カ４６
　ｊ−ルトｉ！　Ｃ）　ＶＩＮ　ｌ＞’反転′ｔ４圧Ｖ
−ＩＬ　ｆ　ｉｊ）るから（４）　、　（５）式よシ ＶＩＮ　−ＶＴＨＰ　：ＶＯＵＴ　−ＶＴＨＮＤカ成！
＋立ツ。ココ’ＣＶＩＮ　＝　ＶＩＬ　＋　ＶＯＵＴ　
＝　０　？ｃ入しると ＶＸＬ　＝　ＶＴＨＰ　−ＶＴＨＮＤ　　　　　°°”
°°（６）となり、）（ｉｙｈ側のノイズマージンＮＨ
はＮＨ＝　ｖｏｏ　−ＶＩＬ　＝　Ｖｏｏ−ＶＴｎｐ　
＋　ＶＴＨＮＤとなシ、ノイズマージンは電源電圧とと
もに増加し％１ＶＴＨＰｌが小さくても大きなノイズマ
ージンが得られる。この場合も′電源・電圧はＶａｏ　
＞　ｌ　’ＶＴＨＰ　Ｉでなけれはならない。

更に、反転電圧Ｖｌｌｌ　、　ＶＩＬが０〜ＶＯＯの間
に含まれるにはＶＩＨがＶＯＯより小さくまたＶＩＬが
０より大きい必要があるので、（３）、　（６１式より
、次式ケ満足する必要がある。

ＶＴＨＰＤ　＞　ｖＴＨＮ　＋　　ＶＴＨＮＤ　＜　Ｖ
ＴＨＰ　　°゛°°°（７）以上、説明した実施例では
、ＭＯ８ｋ’ＥＴ　（３２）、　（３３）をエンハンス
メント形１〜１ｏ８ＦＥＴで構成したがこれに限らず第
３図（ｂ）に示すように、ディブレソノコン形ＭＯ８ｌ
ｉ’ＥＴで４１４成してもよい。また本発明は、インバ
ータだけに限定されるものではなく、第５図、第６図に
示す回路へも応用できる。

第５図は、本発明回路をメモリ回路に応用した場合を示
す。第５図において、第１．第２のインバータはそれぞ
れＭＯＳトランジスタ（５１）〜（５４）及びＭＯＳ）
ランジスタ（５５）〜（５８）によりで構成されており
、これらインバータｔまトランスファゲート（５９）、
（５１０）を介してディジットライン（１））、　（１
））に接続されておシ、ワードライン（ＷＩ・）がトラ
ンスファゲート用ＭＯＳトランジスタ（５９）、　（６
０）のゲートに接続されている。これらインバータによ
って構成されたメモリ回路はそれぞれのインバータのノ
イズマージンが大きいため人力電圧が犬きく変化しない
限シ反転しない、このためメモリ動作において、データ
の課、」き込み等の問題は発生しない。

第６図は、本発明回路を発振器に適用した実施例である
。第６図に示すように、本願回路はインバータ回路（６
ｏ）と水晶元撮器（６５）によって、）１ｑ成されてお
シ、インバータ回路（６のは、ｈＩｏｓ　トランジスタ
（６１）〜（６４）によって４ｖｌ成されている。この
インバータ回路（６０）は、第３図に示ずインバータ回
路と同様、；第７図に示゛ｊ−ヒステリシス特性を有す
るため安置に動作し、より正４４な発振を得ることが可
能である。

さらに、本＠明け、インバータ回路に限定されるもので
はなく、第１の回路、第２の回路ｒそれぞれ第８図、第
９図ト示すようにＮＯＲ回路、　ＮＡＮＤ回１１￥ｒ等
の多入力の論理ｌ路に対しても同様に実施できる。

また、第４図に示すようにヒステリ７ス幅が大が きいのでシュミットトリが一回路としても使用可能であ
る。

〔発明の効果〕

以上、説明したように、本弁明によれば、インバータ回
路において、Ｌｏｗ側のノイズ０マージンはＮＬ　＝　
（Ｖｏａ　＋　ＶＴＨＮ　−ＶＴＨＰＤ　）で；！ｉ）
　ｐ　ｈｉｙｈ　ＩＱのノイズ０マージンはＮＨ＝　（
Ｖｏｏ　＝　ＶＴＨＰ　＋　ＶＴＨＮＤ　）である。

Ｎｒ、　、　ＮＨ１ｉＶｏａとともにＮ刀ＵするのでＶ
ａａを大きくすればノイズマージンを大きくすることが
でき、最小１ｉ　ｙＡ電圧Ｖ００　ｍｉｎは従来回路と
同４ｇ　Ｖ□ｃｍｊｎ＞　ｍａｘ　（ｌ　ＶＴＨＮ　Ｉ
　、　ｌ　ＶＴＨＰ　ｌ　）で決定すれる。

【図面の簡単な説明】

第１図は従来のインバータ回路を示す回路図、第２図は
第１図に示す回路の人出方特性図、７Ａ３図（ａ）、（
ｂ）は本願発明をインバータ回路に適用した第１の実施
例を示す回路図、第４図は第３図に示す回路の入出力特
性を示す図、第５図は本願発明をメモリ回路に適用し７
た第２の実施例を示す回路図、第６図は木ｊ値発明ケ発
振回路に適用した第３の実施例を示す回路図、第７図は
第６図に示す発振回路のインバータ回路のヒステリシス
特性を示す図、第８図と第９図は第１の回路、第２の回
路を多入力の論理回路によって構成した第４．第５の実
施例ケ示す図である。図において、３１・・・ディプレ
ッション形ＰチャネルＭＯ８ＦＥ’ｒ　。 ３２・・・エンハンスメント形Ｎ　チャネルＭＯ８ＦＥ
Ｔ　。 ３３・・・エンハンスメント形ＰチャネルｔＶＯ８ＦＥ
’ｌ”　。 ３４・・・ディプレッション形ＮチャネルＩｖｉｏ　Ｓ
　ｌｉ″ｇＴ。 ３５・・・入力端子。 ３６・・・出力端子。 （７３１７）　　代理人弁理士　則近憲佑　（ほか１名
）隼１図 ｒｒ ｓｓ 了２図 ＣＣ 策３図゛３．。 （ａ　） 第４−図 策５因 ￥Ｓ口 Ｖｒ＋ｃ

Claims (1)

1. 【特許請求の範囲】 １）入力端子がゲートに接続された第１導電形のＭＯＳ
   ＦＥＴで構成され、Ｘ１ｉｆが出力端子に接続された第
   １の回路と、入力端子がゲートに接続された第２導電形
   のＭｏ５ＦＥ’ｒによって前記第１の回路と相補的に構
   成され、一端が前記出力端子に接続された第２の回路と
   、前記第１の回路の他端と第１の電源との間に接Ｉ洸さ
   れゲートが前記出力端子に接続された第２導成形のデプ
   リーション形のＭＯＳ１”ＥＴと、前記第２の回路の他
   端と第２の電源との間に接続され、ゲートが前記出力端
   子に」構成された第１導電形のデプリーション形のｆｖ
   ｌＯ８ＦＥＴとを具備したことを特徴とする論理・用回
   路。 ２）前記第１の回路と第２の回路が相補型インバータで
   あることを特徴とする特許 第１項記載の論理回路。 ３）前記第１の回路と第２の回路が、ＮＯＲ回路である
   こと全特徴とする前記特許請求の範囲第１項記載の論理
   回路。 ４）前記第１の回路と第２の回路がＮＡＮＩ）回路であ
   ること’ｃＩ１ｆ徴とする前記特許請求の範囲第１項記
   載の論理回路。