JPH0221721A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH0221721A JPH0221721A JP63172321A JP17232188A JPH0221721A JP H0221721 A JPH0221721 A JP H0221721A JP 63172321 A JP63172321 A JP 63172321A JP 17232188 A JP17232188 A JP 17232188A JP H0221721 A JPH0221721 A JP H0221721A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- mos transistor
- drain
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体集積回路に設けられ、内部データを
外部に出力する出力バッファ回路に関する。
外部に出力する出力バッファ回路に関する。
（従来の技術）
半導体集積回路では、その出力によって外部に存在する
大きな容量、例えば１００ｐＦ程度の負荷容量を駆動す
る必要がある。このため、半導体集積回路の内部データ
を外部に出力する出力バッファ回路では、このような大
きな負荷容量を充分に駆動することができるように、出
力段のトランジスタの電流駆動能力を極めて大きく設定
している。
大きな容量、例えば１００ｐＦ程度の負荷容量を駆動す
る必要がある。このため、半導体集積回路の内部データ
を外部に出力する出力バッファ回路では、このような大
きな負荷容量を充分に駆動することができるように、出
力段のトランジスタの電流駆動能力を極めて大きく設定
している。
第７図は従来の出力バッフ７回路の構成を示す回路図で
ある。集積回路内部で形成されたデータＤｏｕｔ’ は
出力バッファ回路の入力ノード１１に供給される。この
出力バッファ回路を動作させる期間では制御信号ＯＤ１
が“Ｌ”レベルもしくは制御信号ＯＤ２が“Ｈ″レベル
設定される。制御信号ＯＤＩが“Ｌ”レベルに設定され
るとＰチャネルＭＯＳトランジスタ（以下、Ｐトランジ
スタと称する） １２がオン、ＮチャネルＭＯＳトラン
ジスタ（以下、Ｎトランジスタと称する）１３がオフと
なり、ノード１１に供給されたデータＤｏｕｔ’ は
Ｐトランジスタ１４とＮトランジスタ１５とからなるイ
ンバータ及びＰトランジスタ１ＧとＮトランジスタ１７
とからなるインバータを順次介して、出力段のＰトラン
ジスタ１８のゲートに供給される。他方、制御信号ＯＤ
２が“Ｈルベルに設定されたときはＮトランジスタ１９
がオンし、Ｐトランジスタ２０がオフすることにより、
ノード１１に供給されたデータＤｏｕｔ’ はＰトラン
ジスタ２１とＮトランジスタ２２とからなるインバータ
及びＰトランジスタ２３とＮトランジスタ２４とからな
るインバータを順次介して、出力段のＮトランジスタ２
５のゲートに供給される。ここで、出力段のトランジス
タ１８．２５の各ソースは正極性の電源電圧ＶＯＯのノ
ード、アース電圧ＶＳＳのノードにそれぞれ接続され、
ドレインは共に出力ノード２６に接続されている。
ある。集積回路内部で形成されたデータＤｏｕｔ’ は
出力バッファ回路の入力ノード１１に供給される。この
出力バッファ回路を動作させる期間では制御信号ＯＤ１
が“Ｌ”レベルもしくは制御信号ＯＤ２が“Ｈ″レベル
設定される。制御信号ＯＤＩが“Ｌ”レベルに設定され
るとＰチャネルＭＯＳトランジスタ（以下、Ｐトランジ
スタと称する） １２がオン、ＮチャネルＭＯＳトラン
ジスタ（以下、Ｎトランジスタと称する）１３がオフと
なり、ノード１１に供給されたデータＤｏｕｔ’ は
Ｐトランジスタ１４とＮトランジスタ１５とからなるイ
ンバータ及びＰトランジスタ１ＧとＮトランジスタ１７
とからなるインバータを順次介して、出力段のＰトラン
ジスタ１８のゲートに供給される。他方、制御信号ＯＤ
２が“Ｈルベルに設定されたときはＮトランジスタ１９
がオンし、Ｐトランジスタ２０がオフすることにより、
ノード１１に供給されたデータＤｏｕｔ’ はＰトラン
ジスタ２１とＮトランジスタ２２とからなるインバータ
及びＰトランジスタ２３とＮトランジスタ２４とからな
るインバータを順次介して、出力段のＮトランジスタ２
５のゲートに供給される。ここで、出力段のトランジス
タ１８．２５の各ソースは正極性の電源電圧ＶＯＯのノ
ード、アース電圧ＶＳＳのノードにそれぞれ接続され、
ドレインは共に出力ノード２６に接続されている。
このような出力バッファ回路では、人力ノード１１に供
給される内部データＤｏｕｔ’のレベルに応じて出力段
のトランジスタＩ８．２５のいずれか一方がオンし、こ
のオンしＣいるトランジスタを介して、出力ノード２６
に接続された負荷容量２７が電源電圧ＶＯＯで充電され
るかもしくはアース電圧ＶＳＳに放電される。
給される内部データＤｏｕｔ’のレベルに応じて出力段
のトランジスタＩ８．２５のいずれか一方がオンし、こ
のオンしＣいるトランジスタを介して、出力ノード２６
に接続された負荷容量２７が電源電圧ＶＯＯで充電され
るかもしくはアース電圧ＶＳＳに放電される。
ところで、上記負荷容量２７を大きな電流で充、放電し
て出力・ノード２６のデータＤ ｏｕｔの立ち上がり及
び立ち下がりを急峻にするために、トランジスタ１８．
２５の素子寸法、例えばチャネル幅Ｗが大きくされ、そ
れぞれのコンダクタンスが大きく設定されている。
て出力・ノード２６のデータＤ ｏｕｔの立ち上がり及
び立ち下がりを急峻にするために、トランジスタ１８．
２５の素子寸法、例えばチャネル幅Ｗが大きくされ、そ
れぞれのコンダクタンスが大きく設定されている。
上記構成でなる出力バッフ７回路を備えた半導体集積回
路、いわゆるＩＣをシステムに組込む場合、電源電圧Ｖ
ＤＤとアース電圧ＶＳＳは図示のようにそれぞれ電源装
置３０から配線を介して出力バッファ回路に供給される
。このため、ＶＤＤとＶＳｓの配線に存在するインダク
タンス３１．３２の影響により、これらの配線に大きな
電流が流れると電圧ＶＤＤ、ｖ５ｓに大きな電位変動が
発生する。すなわち、これらの配線に存在するインダク
タンス成分をＬとし、配線に流れる電流の時間的変化の
割合をｄｉ／ｄｔとすると、配線には次の式で与えられ
るような電位変化Δ■が生じる。
路、いわゆるＩＣをシステムに組込む場合、電源電圧Ｖ
ＤＤとアース電圧ＶＳＳは図示のようにそれぞれ電源装
置３０から配線を介して出力バッファ回路に供給される
。このため、ＶＤＤとＶＳｓの配線に存在するインダク
タンス３１．３２の影響により、これらの配線に大きな
電流が流れると電圧ＶＤＤ、ｖ５ｓに大きな電位変動が
発生する。すなわち、これらの配線に存在するインダク
タンス成分をＬとし、配線に流れる電流の時間的変化の
割合をｄｉ／ｄｔとすると、配線には次の式で与えられ
るような電位変化Δ■が生じる。
Δｖ−Ｌφ （ｄｉ／ｄｔ） −１第８図は上記出
力バッフ７回路における各ノードの電圧、電流波形を示
す波形図である。第８図において、Ｖａは出力段のＰト
ランジスタ１８のゲートノードａの電圧波形、ｖｂはＮ
トランジスタ２５のゲートノードｂの電圧波形、Ｉｓは
Ｐトランジスタ１８のドレイン電流波形、ＩｔはＮトラ
ンジスタ２５のドレイン電流波形である。
力バッフ７回路における各ノードの電圧、電流波形を示
す波形図である。第８図において、Ｖａは出力段のＰト
ランジスタ１８のゲートノードａの電圧波形、ｖｂはＮ
トランジスタ２５のゲートノードｂの電圧波形、Ｉｓは
Ｐトランジスタ１８のドレイン電流波形、ＩｔはＮトラ
ンジスタ２５のドレイン電流波形である。
図示のように、内部データＤｏｕｔ’のレベルが変化し
た後に、トランジスタ１８．２５のゲート電圧Ｖａ、Ｖ
ｂが変化し、トランジスタ１８．２５がスイッチング動
作する。この結果、Ｐトランジスタ１８のドレイン電流
ＩｓもしくはＮトランジスタ２５のドレイン電流１ｔが
流れ、この電流によって電圧ＶＤＤ１Ｖｓｓに電位変動
が生じる。
た後に、トランジスタ１８．２５のゲート電圧Ｖａ、Ｖ
ｂが変化し、トランジスタ１８．２５がスイッチング動
作する。この結果、Ｐトランジスタ１８のドレイン電流
ＩｓもしくはＮトランジスタ２５のドレイン電流１ｔが
流れ、この電流によって電圧ＶＤＤ１Ｖｓｓに電位変動
が生じる。
このように出力バッファ回路からデータが出力されると
き、出力段に大きな電流が流れることにより、ＩＣ内部
で電圧ｖＤＤＳＶｓｓに電位変動が生じる。そして、こ
の電位変動によりＩＣに誤動作が引き起こされる。負荷
容量に対する充、放電電流で引き起こされる誤動作は、
ＩＣが高速性を要求され、より短時間で負荷容量の充、
放電を行なう必要がある場合、より大きな電流を流す必
要があるため、益々起り易くなる。
き、出力段に大きな電流が流れることにより、ＩＣ内部
で電圧ｖＤＤＳＶｓｓに電位変動が生じる。そして、こ
の電位変動によりＩＣに誤動作が引き起こされる。負荷
容量に対する充、放電電流で引き起こされる誤動作は、
ＩＣが高速性を要求され、より短時間で負荷容量の充、
放電を行なう必要がある場合、より大きな電流を流す必
要があるため、益々起り易くなる。
このような誤動作が引き起こされるメカニズムは次のよ
うなものである。ｖＤ Ｄ ｓ ”Ｓ Ｓの電位変動は
データを外部に出力しているＩＣの内部で生じている。
うなものである。ｖＤ Ｄ ｓ ”Ｓ Ｓの電位変動は
データを外部に出力しているＩＣの内部で生じている。
このＩＣのデータ入力部すなわち図示しない入力バッフ
ァ回路は他のＩＣから供給されるデータを内部に取り込
んでいる。従って、データを出力しているＩＣ内部での
電圧Ｖ Ｄ ’Ｄ ５ＶＳＳが変動してもそのＩＣに対
する人力データのレベルは変化しない。そして、このこ
とが誤動作の原因となるものである。例えば、入力デー
タとして“Ｌ“レベルが供給されているとする。このと
き、このデータが供給されているＩＣの電圧ＶＳＳが負
極性の方向に変化すると、この電圧ＶＳＳを基準電位と
しているこのＩＣ内部の入力バッファ回路は、この“Ｌ
″レベル入力データを“Ｈ″レベルみなしてしまうこと
がある。すなわち、Ｖｓｓが負極性の方向に変化するた
め、入力データのＬ”レベルとＶＳｓとの電位差が大き
くなり、ＶＳＳを基準にして考えると相対的に人力デー
タの“０“レベル電位が上昇したことになる。このため
、入力バッファ回路は入力データが“Ｌ”レベルである
にもかかわらず、これを“Ｈ” レベルとして読み取り
、内部に伝達してしまう。これによりＩＣが誤動作する
。また、反対に電圧Ｖ８８が正極性の方向に変化したと
き、入力バッファ回路はＨ’ レベルの入力データを“
Ｌ″レベルみなしてしまうことがある。このような誤動
作はメモリセルから読み出された中間電位が供給される
センスアンプ回路等でも発生する。
ァ回路は他のＩＣから供給されるデータを内部に取り込
んでいる。従って、データを出力しているＩＣ内部での
電圧Ｖ Ｄ ’Ｄ ５ＶＳＳが変動してもそのＩＣに対
する人力データのレベルは変化しない。そして、このこ
とが誤動作の原因となるものである。例えば、入力デー
タとして“Ｌ“レベルが供給されているとする。このと
き、このデータが供給されているＩＣの電圧ＶＳＳが負
極性の方向に変化すると、この電圧ＶＳＳを基準電位と
しているこのＩＣ内部の入力バッファ回路は、この“Ｌ
″レベル入力データを“Ｈ″レベルみなしてしまうこと
がある。すなわち、Ｖｓｓが負極性の方向に変化するた
め、入力データのＬ”レベルとＶＳｓとの電位差が大き
くなり、ＶＳＳを基準にして考えると相対的に人力デー
タの“０“レベル電位が上昇したことになる。このため
、入力バッファ回路は入力データが“Ｌ”レベルである
にもかかわらず、これを“Ｈ” レベルとして読み取り
、内部に伝達してしまう。これによりＩＣが誤動作する
。また、反対に電圧Ｖ８８が正極性の方向に変化したと
き、入力バッファ回路はＨ’ レベルの入力データを“
Ｌ″レベルみなしてしまうことがある。このような誤動
作はメモリセルから読み出された中間電位が供給される
センスアンプ回路等でも発生する。
ところで、このような出力バッフ７回路が設けられてい
るＩＣに対し、例えばＣＭＯＳ−ＩＣからの出力データ
が供給される場合、この人力データの“Ｈ”レベルはＰ
トランジスタによって充電されるために電源電圧ｖＤＤ
とほぼ同じレベルに達する。このことから、入力データ
として“Ｈ”レベルが供給されているときに出力バッフ
７回路内でアース電圧Ｖｓｓが正極性の方向に変動して
も、入力データの“Ｈ“レベルは変動しているアース電
圧ＶＳｓよりも充分に高いために入力バッファ回路等で
誤動作が引き起こされる可能性は低い。他方、入力デー
タの“Ｌ″レベルＮトランジスタによって放電されるた
め、アース電圧ＶＳＳとほぼ同じレベルに達する。しか
し、ＴＴＬ−Ｉ Ｃの出力で駆動される場合、ＴＴＬ出
力の“Ｈ”レベルは３．５Ｖ程度までしか出力されない
。また、そのＬ” レベルは０．２５Ｖ程度である。当
然ながら、ＣＭＯＳ−ＩＣ，ＴＴＬ−ＩＣの両方の人力
に対して動作しなければならない。そのため、一般に人
力バッファ回路の回路閾値電圧は１．５ｖ程度に設定さ
れており、ＣＭＯＳ−ＩＣを使用したとしても“Ｌ”レ
ベルの入力データが供給されているときにアース電圧Ｖ
ＳＳが負極性の方向に変動すると、入力データの“Ｌル
ーベルとアース電圧ＶＳＳとの間の電位差が大きくなり
、入力バッファ回路等で誤動作が引き起こされる可能性
が高くなる。
るＩＣに対し、例えばＣＭＯＳ−ＩＣからの出力データ
が供給される場合、この人力データの“Ｈ”レベルはＰ
トランジスタによって充電されるために電源電圧ｖＤＤ
とほぼ同じレベルに達する。このことから、入力データ
として“Ｈ”レベルが供給されているときに出力バッフ
７回路内でアース電圧Ｖｓｓが正極性の方向に変動して
も、入力データの“Ｈ“レベルは変動しているアース電
圧ＶＳｓよりも充分に高いために入力バッファ回路等で
誤動作が引き起こされる可能性は低い。他方、入力デー
タの“Ｌ″レベルＮトランジスタによって放電されるた
め、アース電圧ＶＳＳとほぼ同じレベルに達する。しか
し、ＴＴＬ−Ｉ Ｃの出力で駆動される場合、ＴＴＬ出
力の“Ｈ”レベルは３．５Ｖ程度までしか出力されない
。また、そのＬ” レベルは０．２５Ｖ程度である。当
然ながら、ＣＭＯＳ−ＩＣ，ＴＴＬ−ＩＣの両方の人力
に対して動作しなければならない。そのため、一般に人
力バッファ回路の回路閾値電圧は１．５ｖ程度に設定さ
れており、ＣＭＯＳ−ＩＣを使用したとしても“Ｌ”レ
ベルの入力データが供給されているときにアース電圧Ｖ
ＳＳが負極性の方向に変動すると、入力データの“Ｌル
ーベルとアース電圧ＶＳＳとの間の電位差が大きくなり
、入力バッファ回路等で誤動作が引き起こされる可能性
が高くなる。
（発明が解決しようとする課題）
このように従来の出力バッファ回路では、出力データの
レベルが変化する際に電源電圧及びアース電圧に電位変
動が起り、特にアース電圧の電位変動によって他の回路
に誤動作が引き起こされるという問題がある。
レベルが変化する際に電源電圧及びアース電圧に電位変
動が起り、特にアース電圧の電位変動によって他の回路
に誤動作が引き起こされるという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、出力データのレベル変化に伴うアー
ス電圧の電位変動を抑制することができる出力バッフ７
回路を提供することにある。
あり、その目的は、出力データのレベル変化に伴うアー
ス電圧の電位変動を抑制することができる出力バッフ７
回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の出力バッファ回路は、ソース、ドレインの一
方が第１の電源に接続され、他方が信号出力ノードに接
続された一方チャネルの第１のＭＯＳトランジスタと、
ソース、ドレインの一方が第２の電源に接続され、他方
が上記信号出力ノードに接続された他方チャネルの第２
のＭＯＳトランジスタと、ソース、ドレインの一方が第
１の電源に接続され、他方か上記第１のＭＯＳトランジ
スタのゲートに接続された一方チャネルの第３のＭＯＳ
トランジスタと、ソース、ドレインの一方が第２の電源
に接続され、他方が上記第１のＭＯＳトランジスタのゲ
ートに接続され、ゲートが上記第３のＭＯＳトランジス
タと共通に接続された他方チャネルの第４のＭＯＳトラ
ンジスタと、ソース、ドレインの一方が第１の電源に接
続された一方チャネルの第５のＭＯＳトランジスタと、
−ｔｇが上記第５のＭＯＳトランジスタのソース、ドレ
インの他方に接続され、他端が上記第２のＭＯＳトラン
ジスタのゲートに接続された抵抗性素子と、ソース、ド
レインの一方が第２の電源に接続され、他方が上記第２
のＭＯＳトランジスタのゲートに接続され、ゲートが上
記第５のＭＯＳトランジスタと共通に接続された他方チ
ャネルの第６のＭＯＳトランジスタとを具備したことを
特徴とする。
方が第１の電源に接続され、他方が信号出力ノードに接
続された一方チャネルの第１のＭＯＳトランジスタと、
ソース、ドレインの一方が第２の電源に接続され、他方
が上記信号出力ノードに接続された他方チャネルの第２
のＭＯＳトランジスタと、ソース、ドレインの一方が第
１の電源に接続され、他方か上記第１のＭＯＳトランジ
スタのゲートに接続された一方チャネルの第３のＭＯＳ
トランジスタと、ソース、ドレインの一方が第２の電源
に接続され、他方が上記第１のＭＯＳトランジスタのゲ
ートに接続され、ゲートが上記第３のＭＯＳトランジス
タと共通に接続された他方チャネルの第４のＭＯＳトラ
ンジスタと、ソース、ドレインの一方が第１の電源に接
続された一方チャネルの第５のＭＯＳトランジスタと、
−ｔｇが上記第５のＭＯＳトランジスタのソース、ドレ
インの他方に接続され、他端が上記第２のＭＯＳトラン
ジスタのゲートに接続された抵抗性素子と、ソース、ド
レインの一方が第２の電源に接続され、他方が上記第２
のＭＯＳトランジスタのゲートに接続され、ゲートが上
記第５のＭＯＳトランジスタと共通に接続された他方チ
ャネルの第６のＭＯＳトランジスタとを具備したことを
特徴とする。
さらにこの発明の出力バッフ７回路では、抵抗性素子を
ＭＯＳトランジスタで構成するようにしている。
ＭＯＳトランジスタで構成するようにしている。
（作用）
出力段に設けられた他方チャネルの第２のＭＯＳトラン
ジスタのゲートを第１の電源電圧に設定するための一方
チャネルの第５のＭＯＳトランジスタと、上記第２のＭ
ＯＳトランジスタのゲートとの間に抵抗性素子を接続す
ることによって第５のＭＯＳトランジスタのオン電流を
制御し、これにより信号出力ノードにおけるデータの変
化速度を遅らせることなく ｄ ｉ／ｄ ｔの値が軽減
され、第２の電源電圧に発生する電位変動が抑制される
。
ジスタのゲートを第１の電源電圧に設定するための一方
チャネルの第５のＭＯＳトランジスタと、上記第２のＭ
ＯＳトランジスタのゲートとの間に抵抗性素子を接続す
ることによって第５のＭＯＳトランジスタのオン電流を
制御し、これにより信号出力ノードにおけるデータの変
化速度を遅らせることなく ｄ ｉ／ｄ ｔの値が軽減
され、第２の電源電圧に発生する電位変動が抑制される
。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る出力バッフ７回路の構成を示す
回路図である。
回路図である。
集積回路内部で形成されたデータＤｏｕｔ’ は出力バ
ッフ７回路の入力ノード１１に供給される。この人力ノ
ード１１のデータＤｏｕｔ’ は、Ｐトランジスタ１２
．１４及びＮトランジスタ１３．１５からなるＮＯＲゲ
ート回路Ｇ１と、Ｐトランジスタ２０．２１及びＮトラ
ンジスタ１９．２２からなるＮＡＮＤゲト回路Ｇ２に供
給される。上記ＮＯＲゲート回路Ｇ１には制御信号ＯＤ
Ｉが、上記ＮＡＮＤゲート回路Ｇ２には制御信号ＯＤ２
がそれぞれ供給される。上記ＮＯＲゲート回路Ｇ１の出
力はＰトランジスタ１６及びＮトランジスタ１７からな
るＣＭＯＳインバータＩＮＩに、上記ＮＡＮＤゲート回
路Ｇ２の出力はＰトランジスタ２３及びＮトランジスタ
２４からなるＣＭＯＳインバータＩＮ２にそれぞれ供給
される。
ッフ７回路の入力ノード１１に供給される。この人力ノ
ード１１のデータＤｏｕｔ’ は、Ｐトランジスタ１２
．１４及びＮトランジスタ１３．１５からなるＮＯＲゲ
ート回路Ｇ１と、Ｐトランジスタ２０．２１及びＮトラ
ンジスタ１９．２２からなるＮＡＮＤゲト回路Ｇ２に供
給される。上記ＮＯＲゲート回路Ｇ１には制御信号ＯＤ
Ｉが、上記ＮＡＮＤゲート回路Ｇ２には制御信号ＯＤ２
がそれぞれ供給される。上記ＮＯＲゲート回路Ｇ１の出
力はＰトランジスタ１６及びＮトランジスタ１７からな
るＣＭＯＳインバータＩＮＩに、上記ＮＡＮＤゲート回
路Ｇ２の出力はＰトランジスタ２３及びＮトランジスタ
２４からなるＣＭＯＳインバータＩＮ２にそれぞれ供給
される。
上記インバータＩＮＩの出力は出力段のＰトランジスタ
１８のゲートに、上記インバータＩＮ２の出力は出力段
のＮトランジスタ２５のゲートにそれぞれ供給される。
１８のゲートに、上記インバータＩＮ２の出力は出力段
のＮトランジスタ２５のゲートにそれぞれ供給される。
出力段のＰトランジスタ１８のソースは電源電圧ＶＤＤ
のノードに、ドレインは出力ノード２６にそれぞれ接続
されている。また、出力段のＮトランジスタ２５のソー
スはアース電圧Ｖｓｓのノードに、ドレインは出力ノー
ド２６にそれぞれ接続されている。上記出力ノード２６
には負荷容Ｑ２７が接続されている。
のノードに、ドレインは出力ノード２６にそれぞれ接続
されている。また、出力段のＮトランジスタ２５のソー
スはアース電圧Ｖｓｓのノードに、ドレインは出力ノー
ド２６にそれぞれ接続されている。上記出力ノード２６
には負荷容Ｑ２７が接続されている。
さらにこの実施例回路では、上記ＣＭＯＳインバータＩ
Ｎ２内のＰトランジスタ２３のドレインと出力段のＮト
ランジスタ２５のゲートとの間に抵抗２８が接続されて
いる。また、この抵抗２８が接続されたことにより、Ｐ
トランジスタ２３の素子サイズは従来回路の対応するＰ
トランジスタ２３の素子サイズよりも充分大きく設定さ
れる。
Ｎ２内のＰトランジスタ２３のドレインと出力段のＮト
ランジスタ２５のゲートとの間に抵抗２８が接続されて
いる。また、この抵抗２８が接続されたことにより、Ｐ
トランジスタ２３の素子サイズは従来回路の対応するＰ
トランジスタ２３の素子サイズよりも充分大きく設定さ
れる。
また、第１図において、３０は電源装置であり、３１、
３２はＶＤＤとＶＳＳの配線に存在するインダクタンス
である。
３２はＶＤＤとＶＳＳの配線に存在するインダクタンス
である。
この実施例回路の場合でも、上記負荷容量２７を大きな
電流で充、放電し、出力ノード２６から出力すべきデー
タＤ ｏｕｔの立ち上がり及び立ち下がりを急峻にする
ために、トランジスタ１８．２５の素子寸法、例えばチ
ャネル幅Ｗが大きくされ、それぞれのコンダクタンスが
大きく設定されている。
電流で充、放電し、出力ノード２６から出力すべきデー
タＤ ｏｕｔの立ち上がり及び立ち下がりを急峻にする
ために、トランジスタ１８．２５の素子寸法、例えばチ
ャネル幅Ｗが大きくされ、それぞれのコンダクタンスが
大きく設定されている。
上記構成でなる回路の基本的な動作は従来と同様である
。すなわち、制御信号ＯＤＩが″Ｌ°レベルに設定され
ているとき、ノード１１に“Ｌ”レベルのデータＤｏｕ
ｔ’が供給されると、ＮＯＲゲート回路Ｇ１の出力が“
Ｈ″レベルインバータＩＮＩの出力が“Ｌルベルとなる
。このとき、出力段のＰトランジスタ１８がオン状態に
なり、出力ノード２６に接続された負荷容量２７が電源
電圧ＶＤＤで充電され、出力データＤｏｕＬは“Ｈ“レ
ベルに設定される。他方、制御信号ＯＤ２が“Ｈ”レベ
ルに設定されているときにノード１１に“Ｈ“レベルの
データＩ）ｏｕｔ’が供給されると、ＮＡＮＤゲート回
路Ｇ２の出力が゛Ｌ″レベル、インバータＩＮ２の出力
が“Ｈ゛レベルなる。
。すなわち、制御信号ＯＤＩが″Ｌ°レベルに設定され
ているとき、ノード１１に“Ｌ”レベルのデータＤｏｕ
ｔ’が供給されると、ＮＯＲゲート回路Ｇ１の出力が“
Ｈ″レベルインバータＩＮＩの出力が“Ｌルベルとなる
。このとき、出力段のＰトランジスタ１８がオン状態に
なり、出力ノード２６に接続された負荷容量２７が電源
電圧ＶＤＤで充電され、出力データＤｏｕＬは“Ｈ“レ
ベルに設定される。他方、制御信号ＯＤ２が“Ｈ”レベ
ルに設定されているときにノード１１に“Ｈ“レベルの
データＩ）ｏｕｔ’が供給されると、ＮＡＮＤゲート回
路Ｇ２の出力が゛Ｌ″レベル、インバータＩＮ２の出力
が“Ｈ゛レベルなる。
このどき、出力段のＮトランジスタ２５がオン状態にな
り、出力ノード２６に接続された負荷容量２７はアース
電圧Ｖｓｓに放電され、出力データＤ ｏｕｔは“Ｌ２
レベルに設定される。
り、出力ノード２６に接続された負荷容量２７はアース
電圧Ｖｓｓに放電され、出力データＤ ｏｕｔは“Ｌ２
レベルに設定される。
いま、予め電源電圧ＶＤＤに充電されている出力ノード
２６を放電する場合を考える。放電の開始直後、Ｎトラ
ンジスタ２５のゲート電圧は上昇していき、このＮトラ
ンジスタ２５を介して出力ノード２６が放電される。こ
のとき、出力ノード２６、すなわちＮトランジスタ２５
のドレイン電圧が、そのゲート電圧に対して閾値電圧分
だけ低くなるまでは、Ｎトランジスタ２５は飽和領域で
動作する。すなわち、放電の開始直後の所定期間は、ト
ランジスタ２５が飽和領域で動作する。ＭＯＳトランジ
スタが飽和領域で動作する時、ドレイン電流ＩＤとドレ
イン電圧ＶＤとの間には次のような式が成立することは
一般に良く知られている。
２６を放電する場合を考える。放電の開始直後、Ｎトラ
ンジスタ２５のゲート電圧は上昇していき、このＮトラ
ンジスタ２５を介して出力ノード２６が放電される。こ
のとき、出力ノード２６、すなわちＮトランジスタ２５
のドレイン電圧が、そのゲート電圧に対して閾値電圧分
だけ低くなるまでは、Ｎトランジスタ２５は飽和領域で
動作する。すなわち、放電の開始直後の所定期間は、ト
ランジスタ２５が飽和領域で動作する。ＭＯＳトランジ
スタが飽和領域で動作する時、ドレイン電流ＩＤとドレ
イン電圧ＶＤとの間には次のような式が成立することは
一般に良く知られている。
１ ｏ ＝ １ ／ ２・β（ＶＧ ＶＴ）” −
２（β一定数、ＶＴ−閾値電圧） すなわち、上記実施例回路内の出力段のＮトランジスタ
２５に流れるドレイン電流ＩＤの値はゲート電圧ＶＧの
二乗に比例している。いま説明を簡＋１ｉにするため、
トランジスタのゲート電圧ＶＧが近似的に時間の一次関
数で上昇したとする。このときＶＣは、Ｖｃ−ａ−１で
表わすことができる（ａは定数、ｔは時間）。これを上
記の２式に代入し、時間ｔで微分すると、ｄ Ｉ ｏ
／ ｄ ｔは次のようになる。
２（β一定数、ＶＴ−閾値電圧） すなわち、上記実施例回路内の出力段のＮトランジスタ
２５に流れるドレイン電流ＩＤの値はゲート電圧ＶＧの
二乗に比例している。いま説明を簡＋１ｉにするため、
トランジスタのゲート電圧ＶＧが近似的に時間の一次関
数で上昇したとする。このときＶＣは、Ｖｃ−ａ−１で
表わすことができる（ａは定数、ｔは時間）。これを上
記の２式に代入し、時間ｔで微分すると、ｄ Ｉ ｏ
／ ｄ ｔは次のようになる。
ｄｌＤ／ｄｔ−β（ａ２ ｔ−ａ・ＶＴ）−３すなわち
、時間ｔと共にｄ Ｉ ｕ ／ ｄ ｔは増加していく
。ただし、実際にはゲート電圧ＶＧは時間の一次関数で
上昇するわけではなく、電源電圧以上にはならず、ある
時間で最大値をとることになる。そして、ＶＧ−ａ−ｔ
により、ｔ−ｖ、、’、ａとなる。従って、上記の３式
に１−Ｖａ／ａを代入すれば、次の４式が得られる。
、時間ｔと共にｄ Ｉ ｕ ／ ｄ ｔは増加していく
。ただし、実際にはゲート電圧ＶＧは時間の一次関数で
上昇するわけではなく、電源電圧以上にはならず、ある
時間で最大値をとることになる。そして、ＶＧ−ａ−ｔ
により、ｔ−ｖ、、’、ａとなる。従って、上記の３式
に１−Ｖａ／ａを代入すれば、次の４式が得られる。
ｄ １０ ／ｄ ｔ−β（ａ−Ｖｑ −ａ−Ｖｒ）−β
・ａ （ＶＧ ＶＴ） −４ この４式を図示したものが第２図の特性図中の傾きがβ
・ａの直線である。ゲート電圧の上昇と共にｄ Ｉ ｏ
／ ｄ ｔが増加していき、ｖＧ ｖＴが第２図中の
Ａの値になったとき、ｄＩｏ／ｄｔはＢの値になる。上
記のように、ｖ、ｍａＩＩｔの関係で上昇したとき、Ｖ
Ｑ Ｖ Ｔ （！： ｄ Ｉ ｏ ／ ｄ ｔの関
係はβ・ａの傾きを持つ直線で表わされる。
・ａ （ＶＧ ＶＴ） −４ この４式を図示したものが第２図の特性図中の傾きがβ
・ａの直線である。ゲート電圧の上昇と共にｄ Ｉ ｏ
／ ｄ ｔが増加していき、ｖＧ ｖＴが第２図中の
Ａの値になったとき、ｄＩｏ／ｄｔはＢの値になる。上
記のように、ｖ、ｍａＩＩｔの関係で上昇したとき、Ｖ
Ｑ Ｖ Ｔ （！： ｄ Ｉ ｏ ／ ｄ ｔの関
係はβ・ａの傾きを持つ直線で表わされる。
ＶＧがａよりも大きな値を持って上昇したとすると、傾
きβ・ａより上側の領域でｄ Ｉ ｏ ／ ｄ ｔが変
化する。ａより小さな値を持って上昇したとすると、傾
きβ・ａより下側の領域でｄ Ｉ ｏ ／ ｄ ｔが変
化する。例えば、ＶＧ−２ａ＊ｔで上昇したとすると、
第２図中の傾きがβ・２ａの直線で変化し、ＶＧ−ＶＴ
が第２図中のＡの値に達したときのｄ ＩＤ ／ｄ ｔ
は２倍の値になる。たたし、Ａに達するまでの時間は、
ＶＣ−ａｎｔのときにはｔ−Ａ／ａになるのに対し、Ｖ
に−２ａ−ｔのときはｔ−Ａ／２ａとなり、半分の時間
に短縮される。ＶＧ−１／２・ａ−ｔで上昇したときは
第２図中の傾きβ・１／２・ａの直線で変化し、■Ｇ−
■ｏがＡの値に達したときのｄＩＤ／ｄｔは半分に減少
するが、Ａに達するまでの時間はｔ−２Ａ ／ ａとな
り、２倍も長くかかることになる。このように、傾きβ
・ａよりも上側をとればＡに達するまでの時間は短くて
すむが、ｄ Ｉ １） ／ ｄ ｔは大きくなり、β・
ａよりも下側をとればｄＩｏ／ｄｔは小さくてすむが、
Ａに達するまでの時間はより長くかかることになる。
きβ・ａより上側の領域でｄ Ｉ ｏ ／ ｄ ｔが変
化する。ａより小さな値を持って上昇したとすると、傾
きβ・ａより下側の領域でｄ Ｉ ｏ ／ ｄ ｔが変
化する。例えば、ＶＧ−２ａ＊ｔで上昇したとすると、
第２図中の傾きがβ・２ａの直線で変化し、ＶＧ−ＶＴ
が第２図中のＡの値に達したときのｄ ＩＤ ／ｄ ｔ
は２倍の値になる。たたし、Ａに達するまでの時間は、
ＶＣ−ａｎｔのときにはｔ−Ａ／ａになるのに対し、Ｖ
に−２ａ−ｔのときはｔ−Ａ／２ａとなり、半分の時間
に短縮される。ＶＧ−１／２・ａ−ｔで上昇したときは
第２図中の傾きβ・１／２・ａの直線で変化し、■Ｇ−
■ｏがＡの値に達したときのｄＩＤ／ｄｔは半分に減少
するが、Ａに達するまでの時間はｔ−２Ａ ／ ａとな
り、２倍も長くかかることになる。このように、傾きβ
・ａよりも上側をとればＡに達するまでの時間は短くて
すむが、ｄ Ｉ １） ／ ｄ ｔは大きくなり、β・
ａよりも下側をとればｄＩｏ／ｄｔは小さくてすむが、
Ａに達するまでの時間はより長くかかることになる。
次に、第２図中の０点で傾きが変化したと″きを考える
。０点までは傾きがβ・２ａで上昇し、０点以降はβ・
１／２・ａの傾きで上昇する。この場合、Ｖ、−ＶＴが
への値に達したときのｄＩＤ／ｄｔは傾きβ・ａのとき
と等しくなり、β・ａよりも上側を変化するので、Ａに
達するまでの時間は短くなる。すなわち、ゲート電圧の
低いａ Ｉｎ ／ｄ ｔの小さい領域ではゲート電圧の
上昇速度を速め、ｄ Ｉ ｏ ／ ｄ ｔが大きい、ゲ
ート電圧の高い領域ではゲート電圧の上昇速度を遅くす
れば、同一のｄ Ｉ ｎ ／ ｄ ｔを保ちながら充電
速度を速くすることができる。
。０点までは傾きがβ・２ａで上昇し、０点以降はβ・
１／２・ａの傾きで上昇する。この場合、Ｖ、−ＶＴが
への値に達したときのｄＩＤ／ｄｔは傾きβ・ａのとき
と等しくなり、β・ａよりも上側を変化するので、Ａに
達するまでの時間は短くなる。すなわち、ゲート電圧の
低いａ Ｉｎ ／ｄ ｔの小さい領域ではゲート電圧の
上昇速度を速め、ｄ Ｉ ｏ ／ ｄ ｔが大きい、ゲ
ート電圧の高い領域ではゲート電圧の上昇速度を遅くす
れば、同一のｄ Ｉ ｎ ／ ｄ ｔを保ちながら充電
速度を速くすることができる。
これを実現したのが上記実施例回路であり、出力段のＮ
トランジスタ２５のゲートを駆動するＣＭＯＳインバー
タＩＮ２内のＰトランジスタ２３のドレインと出力段の
Ｎトランジスタ２５のゲートとの間には抵抗２８が接続
されている。このため、出力段のＮトランジスタ２５の
ゲート電圧が上昇し、オフ状態からオン状態に遷移する
際、このＮトランジスタ２５の電流増加量が少なく、ｄ
ｉ ／ ｄ ｔか小さいゲート電圧までは急速にノー
ドｂが充電され、ｄｉ／ｄｔが大きくなるゲート電圧の
ときには抵抗２８の存在によりノードｂの充電がゆるや
かに行われる。このため、Ｎトランジスタ２５がオンす
ることによってＶＳＳの配線に流れる電流の時間的変化
の割合ｄｉ／ｄｔは、同一の速度を得るときは軽減され
、同一のｄ ｉ／ｄ ｔときには動作速度を速くするこ
とができる。
トランジスタ２５のゲートを駆動するＣＭＯＳインバー
タＩＮ２内のＰトランジスタ２３のドレインと出力段の
Ｎトランジスタ２５のゲートとの間には抵抗２８が接続
されている。このため、出力段のＮトランジスタ２５の
ゲート電圧が上昇し、オフ状態からオン状態に遷移する
際、このＮトランジスタ２５の電流増加量が少なく、ｄ
ｉ ／ ｄ ｔか小さいゲート電圧までは急速にノー
ドｂが充電され、ｄｉ／ｄｔが大きくなるゲート電圧の
ときには抵抗２８の存在によりノードｂの充電がゆるや
かに行われる。このため、Ｎトランジスタ２５がオンす
ることによってＶＳＳの配線に流れる電流の時間的変化
の割合ｄｉ／ｄｔは、同一の速度を得るときは軽減され
、同一のｄ ｉ／ｄ ｔときには動作速度を速くするこ
とができる。
第３図は、Ｐトランジスタ２３１１１独の場合と、ドレ
インに抵抗２８を接続した場合のＰトランジスタ２３そ
れぞれの、ゲート電圧ｖｃをパラメータとしたときのド
レイン電圧ＶＤとドレイン電流ＩＤとの関係を示す特性
図である。なお、この特性図ではソースをアース電圧Ｖ
ＳＳに固定し、ドレイン電圧をＯＶから負極性の方向に
増加させている。
インに抵抗２８を接続した場合のＰトランジスタ２３そ
れぞれの、ゲート電圧ｖｃをパラメータとしたときのド
レイン電圧ＶＤとドレイン電流ＩＤとの関係を示す特性
図である。なお、この特性図ではソースをアース電圧Ｖ
ＳＳに固定し、ドレイン電圧をＯＶから負極性の方向に
増加させている。
図中、実線はＰトランジスタ２３単独の場合であり従来
回路に対応しており、破線は抵抗２８を接続した上記実
施例回路の場合のＰトランジスタ２３のものである。上
記実施例回路では抵抗２８を接続したことにより、ゲー
ト電圧■Ｇが低い程、つまり負の方向に大きい程、Ｐト
ランジスタ２３は定抵抗特性を示す。また、ゲート電圧
ＶＧが低くかつドレイン電圧ＶＤが高い領域では、抵抗
２８を接続しない場合に比べてドレイン電流１０が抑制
されており、逆にドレイン電圧ＶＤが低い領域では抵抗
２８を接続しない場合と比べて大きなドレイン電流！、
が流れる特性となる。すなわち、ゲート電圧の低いＰト
ランジスタ２３の導通抵抗が小さな領域では、直列に接
続した抵抗２８の特性の方が強く現われるのである。上
記抵抗２８を設けていない従来回路におけるＰトランジ
スタ２３よりも、この実施例回路のＰトランジスタ２３
の導通抵抗の方がより小さくなるのはいうまでもない。
回路に対応しており、破線は抵抗２８を接続した上記実
施例回路の場合のＰトランジスタ２３のものである。上
記実施例回路では抵抗２８を接続したことにより、ゲー
ト電圧■Ｇが低い程、つまり負の方向に大きい程、Ｐト
ランジスタ２３は定抵抗特性を示す。また、ゲート電圧
ＶＧが低くかつドレイン電圧ＶＤが高い領域では、抵抗
２８を接続しない場合に比べてドレイン電流１０が抑制
されており、逆にドレイン電圧ＶＤが低い領域では抵抗
２８を接続しない場合と比べて大きなドレイン電流！、
が流れる特性となる。すなわち、ゲート電圧の低いＰト
ランジスタ２３の導通抵抗が小さな領域では、直列に接
続した抵抗２８の特性の方が強く現われるのである。上
記抵抗２８を設けていない従来回路におけるＰトランジ
スタ２３よりも、この実施例回路のＰトランジスタ２３
の導通抵抗の方がより小さくなるのはいうまでもない。
第１図において、インバータＩＮ２の入力が“Ｌ“レベ
ルになり、Ｐトランジスタ２３がオンし、抵抗２８を介
してＮトランジスタ２５のゲートが充電されるときは、
第３図におけるＶ６−−５Ｖのときの特性に従って電流
が流れる。Ｎトランジスタ２５のゲートが充電を開始さ
れ始めた直後は、Ｐトランジスタ２３のソース、ドレイ
ン間の電位差が大きいため、従来よりも多くの電流が流
れ、Ｎ ｌ−ランジスタ２５のゲートは急速に充電され
る。そして、第３図中のＶ。−−５Ｖにおける従来の実
線の特性と、この実施例の破線の特性とが交差する点の
電位量りにＮトランジスタ２５のゲートが充電されると
、Ｐトランジスタ２３のソース、ドレイン間の電位差が
順次小さくなり、従来と同一のドレイン電圧での電流は
破線で示すように小さくなり、Ｎトランジスタ２５のゲ
ートの充電速度は従来よりも遅くなる。
ルになり、Ｐトランジスタ２３がオンし、抵抗２８を介
してＮトランジスタ２５のゲートが充電されるときは、
第３図におけるＶ６−−５Ｖのときの特性に従って電流
が流れる。Ｎトランジスタ２５のゲートが充電を開始さ
れ始めた直後は、Ｐトランジスタ２３のソース、ドレイ
ン間の電位差が大きいため、従来よりも多くの電流が流
れ、Ｎ ｌ−ランジスタ２５のゲートは急速に充電され
る。そして、第３図中のＶ。−−５Ｖにおける従来の実
線の特性と、この実施例の破線の特性とが交差する点の
電位量りにＮトランジスタ２５のゲートが充電されると
、Ｐトランジスタ２３のソース、ドレイン間の電位差が
順次小さくなり、従来と同一のドレイン電圧での電流は
破線で示すように小さくなり、Ｎトランジスタ２５のゲ
ートの充電速度は従来よりも遅くなる。
第４図は、上記実施例回路及び従来回路における各ノー
ドの電圧変化を示す特性図である。図中、実線で示され
た特性が従来回路のものであり、破線で示された特性が
上記実施例回路のものである。
ドの電圧変化を示す特性図である。図中、実線で示され
た特性が従来回路のものであり、破線で示された特性が
上記実施例回路のものである。
破線で示される上記実施例回路におけるノードｂの電圧
ｖｂは前記のようにドレイン電圧が低い領域では、実線
で示される従来回路の場合よりも急速に充電される。逆
にドレイン電圧が高くなってくると、ノードｂは実線で
示される従来回路の場合よりも充電されにくくなる。
ｖｂは前記のようにドレイン電圧が低い領域では、実線
で示される従来回路の場合よりも急速に充電される。逆
にドレイン電圧が高くなってくると、ノードｂは実線で
示される従来回路の場合よりも充電されにくくなる。
この結果、上記実施例回路ではＮトランジスタ２５か充
分にオンするようなゲート電圧になる時刻まで、ノード
ｂは従来回路の場合よりも急速に充電され、ノード２６
に接続された負荷容ｊｉ１２７は従来回路の場合よりも
急速に充電される。しがし、ｄ ｉ／ｄ ｔのピーク値
は従来回路と変わらない。
分にオンするようなゲート電圧になる時刻まで、ノード
ｂは従来回路の場合よりも急速に充電され、ノード２６
に接続された負荷容ｊｉ１２７は従来回路の場合よりも
急速に充電される。しがし、ｄ ｉ／ｄ ｔのピーク値
は従来回路と変わらない。
また、Ｎトランジスタ２５が充分にオンした後では、ノ
ードしは従来回路の場合よりもゆっくり充電、される。
ードしは従来回路の場合よりもゆっくり充電、される。
従って、上記実施例回路では、負荷容量２７の放電速度
を従来回路の場合と同程度に設定した場合に、出力段の
Ｎトランジスタ２５に流れる放電電流のｄｉ／ｄｔの値
及びピーク電流の値を従来回路よりも小さくすることが
でき、アース電圧ＶＳＳの電位変動を従来よりも小さく
することができる。これにより、アース電圧の電位変動
によって引き起こされる他の回路の誤動作を防止するこ
とができる。
を従来回路の場合と同程度に設定した場合に、出力段の
Ｎトランジスタ２５に流れる放電電流のｄｉ／ｄｔの値
及びピーク電流の値を従来回路よりも小さくすることが
でき、アース電圧ＶＳＳの電位変動を従来よりも小さく
することができる。これにより、アース電圧の電位変動
によって引き起こされる他の回路の誤動作を防止するこ
とができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路ではＰトランジスタ２３のド１ツインと
Ｎトランジスタ２５のゲートとの間に抵抗２８を接続す
る場合について説明したが、この抵抗２８の代りに種々
の抵抗性素子を用いることができる。例えば、第５図（
ａ）の変形例回路では、前記抵抗２８の代りにデプレッ
ション型のＭＯＳトランジスタ４１を用いるようにした
ものである。そして、ノードｂが電源電圧ＶＤＤによっ
て充電されるときにこのトランジスタ４１がオンするよ
うに、そのゲートには図示するように前記データＤｏｕ
ｔ’が人力される。しかし、このトランジスタ４１のゲ
ートには電源電圧ＶＤＤを供給するようにしてもよい。
種々の変形が可能であることはいうまでもない。例えば
上記実施例回路ではＰトランジスタ２３のド１ツインと
Ｎトランジスタ２５のゲートとの間に抵抗２８を接続す
る場合について説明したが、この抵抗２８の代りに種々
の抵抗性素子を用いることができる。例えば、第５図（
ａ）の変形例回路では、前記抵抗２８の代りにデプレッ
ション型のＭＯＳトランジスタ４１を用いるようにした
ものである。そして、ノードｂが電源電圧ＶＤＤによっ
て充電されるときにこのトランジスタ４１がオンするよ
うに、そのゲートには図示するように前記データＤｏｕ
ｔ’が人力される。しかし、このトランジスタ４１のゲ
ートには電源電圧ＶＤＤを供給するようにしてもよい。
さらに上記抵抗２８の代りに、第５図（ｂ）に示すよう
に、デプレッション型のＭＯＳトランジスタ４１と、こ
のトランジスタ４１との間でソース、ドレインが並列接
続されたＮトランジスタ４２とを設けるようにしてもよ
く、または、第５図（ｃ）に示すように抵抗として作用
するＮトランジスタ４２のみを設けるようにしてもよい
。
に、デプレッション型のＭＯＳトランジスタ４１と、こ
のトランジスタ４１との間でソース、ドレインが並列接
続されたＮトランジスタ４２とを設けるようにしてもよ
く、または、第５図（ｃ）に示すように抵抗として作用
するＮトランジスタ４２のみを設けるようにしてもよい
。
なお、第６図は、前記抵抗２８の代りに上記第５図（ａ
）に示すようなデプレッション型のＭＯＳトランジスタ
４１を用いた場合の、前記第３図に対応したＰトランジ
スタ２３のドレイン電圧ＶＤとドレイン電流工。との関
係を示す特性図である。
）に示すようなデプレッション型のＭＯＳトランジスタ
４１を用いた場合の、前記第３図に対応したＰトランジ
スタ２３のドレイン電圧ＶＤとドレイン電流工。との関
係を示す特性図である。
また、第１図の実施例回路では、Ｐトランジスタ２３の
ドレインとＮトランジスタ２５のゲートとの間に抵抗２
８を接続する場合について説明したが、さらにＮトラン
ジスタ１７のドレインとＰトランジスタ１８のゲートと
の間にも抵抗を接続してもよい。
ドレインとＮトランジスタ２５のゲートとの間に抵抗２
８を接続する場合について説明したが、さらにＮトラン
ジスタ１７のドレインとＰトランジスタ１８のゲートと
の間にも抵抗を接続してもよい。
このようにすれば、電源電圧ＶＤＤの電位変動も小さく
することができ、より特性の改善を図ることができる。
することができ、より特性の改善を図ることができる。
［発明の効果コ
以上説明したようにこの発明によれば、抵抗性素子を用
いて出力段トランジスタに流れる電流を制御するように
したので、出力データのレベル変化に伴う電源電圧の電
位変動を抑制することができる。しかも出力データのレ
ベル走化速度の低下は生じない。
いて出力段トランジスタに流れる電流を制御するように
したので、出力データのレベル変化に伴う電源電圧の電
位変動を抑制することができる。しかも出力データのレ
ベル走化速度の低下は生じない。
第１図はこの発明に係る出力バッファ回路の構成を示す
回路図、第２図はＭＯＳトランジスタにおけるゲート電
圧とｄ ｉ／ｄ ｔの関係を示す特性図、第３図は上記
実施例回路及び従来回路において対応するトランジスタ
それぞれのドレイン電圧とドレイン電流との関係を示す
特性図、第４図は上記実施例回路及び従来回路における
各ノードの電圧変化を示す特性図、第５図（ａ）、（ｂ
）、（ｃ）はそれぞれ上記実施例回路の変形例の構成を
示す回路図、第６図は第５図（ａ）の変形例回路を使用
した場合のトランジスタのドレイン電圧とドレイン電流
との関係を示す特性図、第７図は従来の回路図、第８図
は上記従来回路の各ノードの波形図である。 １１・・・入力ノード、１２． １４． １６． １８
． ２０． ２１． ２３・・ＰチャネルＭＯＳトラン
ジスタ（Ｐトランジスタ） 、Ｈ，１５，１７，１９，
２２，２４，２５，４２・・・ＮチャネルＭＯＳトラン
ジスタ（Ｎｈトランジスタ、２６・・・信号出力ノード
、２７・・・負荷容態、２８・・・抵抗、４１・・・デ
プレッション型のＭＯＳトランジスタ、Ｇ１・・・ＮＯ
Ｒゲート回路、Ｇ２・・・ＮＡＮＤゲート回路、ＩＮＩ
、ＩＮ２・・・ＣＭＯＳインバータ。 出願人代理人 弁理士 鈴江武彦 第６図 （ａ） ＤＩ Ｄ２ □を 第４図 （ｂ） 第８ 因 （Ｃ）
回路図、第２図はＭＯＳトランジスタにおけるゲート電
圧とｄ ｉ／ｄ ｔの関係を示す特性図、第３図は上記
実施例回路及び従来回路において対応するトランジスタ
それぞれのドレイン電圧とドレイン電流との関係を示す
特性図、第４図は上記実施例回路及び従来回路における
各ノードの電圧変化を示す特性図、第５図（ａ）、（ｂ
）、（ｃ）はそれぞれ上記実施例回路の変形例の構成を
示す回路図、第６図は第５図（ａ）の変形例回路を使用
した場合のトランジスタのドレイン電圧とドレイン電流
との関係を示す特性図、第７図は従来の回路図、第８図
は上記従来回路の各ノードの波形図である。 １１・・・入力ノード、１２． １４． １６． １８
． ２０． ２１． ２３・・ＰチャネルＭＯＳトラン
ジスタ（Ｐトランジスタ） 、Ｈ，１５，１７，１９，
２２，２４，２５，４２・・・ＮチャネルＭＯＳトラン
ジスタ（Ｎｈトランジスタ、２６・・・信号出力ノード
、２７・・・負荷容態、２８・・・抵抗、４１・・・デ
プレッション型のＭＯＳトランジスタ、Ｇ１・・・ＮＯ
Ｒゲート回路、Ｇ２・・・ＮＡＮＤゲート回路、ＩＮＩ
、ＩＮ２・・・ＣＭＯＳインバータ。 出願人代理人 弁理士 鈴江武彦 第６図 （ａ） ＤＩ Ｄ２ □を 第４図 （ｂ） 第８ 因 （Ｃ）
Claims (6)
- （１）ソース、ドレインの一方が電源に接続され、他方
が信号出力ノードに接続され、内部データを外部に出力
するための第１のＭＯＳトランジスタと、 ソース、ドレインの一方が抵抗性素子を介して上記第１
のＭＯＳトランジスタのゲートに結合された第２のＭＯ
Ｓトランジスタと、 上記第２のＭＯＳトランジスタを導通させることによっ
て上記第１のＭＯＳトランジスタを導通させ、内部デー
タを外部に出力させる制御手段とを具備したことを特徴
とする出力バッファ回路。 - （２）前記第１と第２のＭＯＳトランジスタは互いにチ
ャネル型が異なるＭＯＳトランジスタで構成されている
請求項１記載の出力バッファ回路。 - （３）ソース、ドレインの一方が第１の電源に接続され
、他方が信号出力ノードに接続された一方チャネルの第
１のＭＯＳトランジスタと、 ソース、ドレインの一方が第２の電源に接続され、他方
が上記信号出力ノードに接続された他方チャネルの第２
のＭＯＳトランジスタと、 ソース、ドレインの一方が第１の電源に接続され、他方
が上記第１のＭＯＳトランジスタのゲートに接続された
一方チャネルの第３のＭＯＳトランジスタと、 ソース、ドレインの一方が第２の電源に接続され、他方
が上記第１のＭＯＳトランジスタのゲートに接続され、
ゲートが上記第３のＭＯＳトランジスタと共通に接続さ
れた他方チャネルの第４のＭＯＳトランジスタと、 ソース、ドレインの一方が第１の電源に接続された一方
チャネルの第５のＭＯＳトランジスタと、一端が上記第
５のＭＯＳトランジスタのソース、ドレインの他方に接
続され、他端が上記第２のＭＯＳトランジスタのゲート
に接続された抵抗性素子と、 ソース、ドレインの一方が第２の電源に接続され、他方
が上記第２のＭＯＳトランジスタのゲートに接続され、
ゲートが上記第５のＭＯＳトランジスタと共通に接続さ
れた他方チャネルの第６のＭＯＳトランジスタと を具備したことを特徴とする出力バッファ回路。 - （４）前記抵抗性素子がＭＯＳトランジスタで構成され
ている請求項３記載の出力バッファ回路。 - （５）前記抵抗性素子が、ソース、ドレインが並列接続
された２個以上のＭＯＳトランジスタで構成されている
請求項３記載の出力バッファ回路。 - （６）前記第４のＭＯＳトランジスタのソース、ドレイ
ンの他方と、前記第１のＭＯＳトランジスタのゲートと
の間には抵抗性素子が接続されている請求項３記載の出
力バッファ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172321A JP2573320B2 (ja) | 1988-07-11 | 1988-07-11 | 出力バッファ回路 |
| EP89112693A EP0350879B1 (en) | 1988-07-11 | 1989-07-11 | Output buffer circuit of semiconductor integrated circuit |
| DE89112693T DE68907451T2 (de) | 1988-07-11 | 1989-07-11 | Ausgangstreiberschaltung für Halbleiter-IC. |
| KR1019890009838A KR920010984B1 (ko) | 1988-07-11 | 1989-07-11 | 출력버퍼회로 |
| US07/378,973 US4985646A (en) | 1988-07-11 | 1989-07-11 | Output buffer circuit of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172321A JP2573320B2 (ja) | 1988-07-11 | 1988-07-11 | 出力バッファ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5205151A Division JP2635915B2 (ja) | 1993-08-19 | 1993-08-19 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221721A true JPH0221721A (ja) | 1990-01-24 |
| JP2573320B2 JP2573320B2 (ja) | 1997-01-22 |
Family
ID=15939745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172321A Expired - Lifetime JP2573320B2 (ja) | 1988-07-11 | 1988-07-11 | 出力バッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4985646A (ja) |
| EP (1) | EP0350879B1 (ja) |
| JP (1) | JP2573320B2 (ja) |
| KR (1) | KR920010984B1 (ja) |
| DE (1) | DE68907451T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114359B2 (ja) * | 1989-07-28 | 1995-12-06 | 株式会社東芝 | 半導体集積回路 |
| JPH0834060B2 (ja) * | 1990-06-22 | 1996-03-29 | 株式会社東芝 | 半導体記憶装置 |
| US5128568A (en) * | 1990-10-03 | 1992-07-07 | International Business Machines Corp. | Self-biasing timing circuit for achieving long time delays |
| JP2991479B2 (ja) * | 1990-11-16 | 1999-12-20 | 富士通株式会社 | 半導体集積回路及び半導体記憶装置 |
| US5059822A (en) * | 1990-11-23 | 1991-10-22 | Ncr Corporation | Method and apparatus for controlling noise on power supply buses |
| US5272432A (en) * | 1991-05-01 | 1993-12-21 | Winbond Electronics N.A. Corporation | DAC current source with stabilizing bias |
| US5218239A (en) * | 1991-10-03 | 1993-06-08 | National Semiconductor Corporation | Selectable edge rate cmos output buffer circuit |
| US5214320A (en) * | 1992-06-12 | 1993-05-25 | Smos Systems, Inc. | System and method for reducing ground bounce in integrated circuit output buffers |
| DE69334054T2 (de) | 1992-06-15 | 2006-12-07 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
| KR940010671B1 (ko) * | 1992-07-25 | 1994-10-24 | 금성일렉트론 주식회사 | Cmos 3-스테이트 버퍼회로 및 그 제어방법 |
| EP0655839B1 (en) * | 1993-11-29 | 2007-01-03 | Fujitsu Limited | Electronic system for terminating bus lines |
| JP3537500B2 (ja) * | 1994-08-16 | 2004-06-14 | バー−ブラウン・コーポレーション | インバータ装置 |
| US5844425A (en) * | 1996-07-19 | 1998-12-01 | Quality Semiconductor, Inc. | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations |
| US5910730A (en) * | 1996-12-13 | 1999-06-08 | International Business Machines Corporation | Digital circuit noise margin improvement |
| US6362652B1 (en) | 1999-12-20 | 2002-03-26 | Fujitsu Microelectronics, Inc. | High voltage buffer for submicron CMOS |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| JPS63136823A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | Ｃｍｏｓ集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758743A (en) * | 1986-09-26 | 1988-07-19 | Motorola, Inc. | Output buffer with improved di/dt |
| US4818901A (en) * | 1987-07-20 | 1989-04-04 | Harris Corporation | Controlled switching CMOS output buffer |
-
1988
- 1988-07-11 JP JP63172321A patent/JP2573320B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-11 DE DE89112693T patent/DE68907451T2/de not_active Expired - Fee Related
- 1989-07-11 KR KR1019890009838A patent/KR920010984B1/ko not_active Expired
- 1989-07-11 EP EP89112693A patent/EP0350879B1/en not_active Expired - Lifetime
- 1989-07-11 US US07/378,973 patent/US4985646A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| JPS63136823A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | Ｃｍｏｓ集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4985646A (en) | 1991-01-15 |
| KR900002457A (ko) | 1990-02-28 |
| DE68907451T2 (de) | 1993-10-21 |
| KR920010984B1 (ko) | 1992-12-26 |
| EP0350879B1 (en) | 1993-07-07 |
| EP0350879A3 (en) | 1990-05-30 |
| JP2573320B2 (ja) | 1997-01-22 |
| EP0350879A2 (en) | 1990-01-17 |
| DE68907451D1 (de) | 1993-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003926B1 (ko) | 반도체집적회로 | |
| KR930000970B1 (ko) | 반도체 집적회로의 출력회로 | |
| JP3014164B2 (ja) | 出力バッファ回路 | |
| JPH0221721A (ja) | 出力バッファ回路 | |
| JPS61244124A (ja) | 高速ｃｍｏｓ出力バツフア | |
| JPH0720060B2 (ja) | 出力回路装置 | |
| JP3386602B2 (ja) | 出力回路装置 | |
| JPH07118635B2 (ja) | 動的ヒステリシス手段を備える入力反転装置を有する集積回路 | |
| JPH04330822A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH02141023A (ja) | 半導体集積回路の出力回路 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JP2003338748A (ja) | スキューを減少させる入出力バッファ及び動作方法 | |
| EP0619652A2 (en) | Data output circuit | |
| KR0129592B1 (ko) | 저잡음 출력 버퍼 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JP2635915B2 (ja) | 出力バッファ回路 | |
| JP2647587B2 (ja) | 半導体回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JPH06132806A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH0353715A (ja) | 出力バッファ回路 | |
| JP2586196B2 (ja) | 出力回路 | |
| JPH0537338A (ja) | 出力回路 | |
| JP3549493B2 (ja) | 信号伝送回路 | |
| JP2704065B2 (ja) | 半導体集積回路 | |
| JP2776818B2 (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |