JPH02219265A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 高集積度のＤＲＡＭ型半導体記憶装置に関し、集積度お
よびソフトエラー耐性を十分高くすることのできる半導
体記憶装置を提供することを目的とし、 導電体で形成され、表面から内部に向って掘り下げられ
たトレンチをマトリクス的配置で複数有する基板と、該
トレンチ各々の壁面上に形成された絶縁膜と、該トレン
チの各々の内で該絶縁膜上に形成された導電体からなり
、該絶縁膜によって該基板から分離され、該基板を対向
電極としてキャパシタを形成する情報蓄積電極と、該基
板から電気的、物理的に分離された状態で、該キャパシ
タの各々の上方に形成され、電流端子の１つが該情報蓄
積電極に電気的に接続されている薄膜トランジスタとを
含むように構成する。

［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に高集積度のＤＲＡ
Ｍ型半導体記憶装置に関する。

ＤＲＡＭ型半導体記憶装置に対する集積度向上の要望は
強く、集積度向上のためＤＲＡＭセルの微細化が求めら
れている。

ＤＲＡＭセルの微細化はセル容量の低下につながる。こ
の低下によって、ＤＲＡＭ回路において発生するノイズ
に対しマージンが取れなくなると信頼性を損ねる。この
ノイズの中でアルファ線によるノイズが最も大きい。こ
のため、ＤＲＡＭセルの微細化を進める上で、アルファ
線のノイズに対し強い構造のセルを開発する必要かある
。

［従来の技術］ 第２図（Ａ）、（Ｂ）に従来技術による半導体記憶装置
の例を示す。

第２図（Ａ）において、ｐ型Ｓｉ基板５１表面に打ち込
み等によってチャネル領域５２を挾んたｎ十型領域５３
．５４か形成され、転送トランジスタ５５を形成してい
る。記憶続出時を基準として＋ 右側のｎ　型領域５３をソース、左側のｎ＋型領領域５
４ドレインと呼ぶことにする。ソース領域５３に隣接し
て、基板５１の表面から内部に堀下げたトレンチ（孔）
５７が形成され、その内壁上に８１０２等の絶縁膜５８
が形成されている。このトレンチ５７内で絶縁ＩＩ！５
８を介して多量に不純物をドーグした多結晶シリコンの
情報蓄積電極５９が形成され、基板５１を対向電極とし
たキャパシタ６０を形成している。

転送トランジスタ５５のゲート６２が１方向に延在して
ワード線となり、ドレイン５４に接続された配線６３が
交叉する方向に延在してビット線となる。

第２図（Ａ）の構造はキャパシタ６０をトレンチ５７内
に作ることによって３次元構造を採用し、基板面積の使
用効率を上げている。

基板５１内にアルファ線が入射し、ソフトエラーの原因
となる多量のキャリアが発生しても、情報蓄積電極５つ
は絶縁膜５８によって基板５１から電気的に分離されて
いるので影響を受けにくい。

第２図（Ｂ）は、３次元構造かより進んだ例である。ｐ
型層１の基板５１の表面部分にＰ＋型層６４、ｎ＋＋層
６５を積層した構造としてその間にｐｎ接合６６を形成
している。表面からトレンチ溝６８をｐｎ接合６６より
下まで掘り下げ、各メモリ部分のｎ＋型領領域６５囲む
形にする。このなめ、ｎ＋＋層６５は多数のセル領域に
分離される。このトレンチ溝６８の内面及びｎ＋＋層６
５の表面上に８１０２等の絶縁膜６９を形成し、その上
にトレンチ内から表面上に延びる不純物添加多結晶シリ
コン等の導電体７０を形成し、各ｎ＋型領領域５との間
に容量を形成する。すなわち各セルのキャパシタ７２は
情報蓄積電極となるｎ＋型領領域６５絶縁膜６９を介し
て対向電極７０との間に形成する容量と、ｐ＋型領領域
６４の間に形成するｐｎ接合６６の容量の和である。

基板上に多結晶シリコン膜７４を形成し、チャネル領域
となるｐ影領域７５、ソース領域となるｎ　型領域７６
、ドレイン領域となるｎ＋型領域士 ７７を設け、ソース領域７６を下の単結晶ｎ＋型領領域
５と接続する。チャネル領域７５上にはＳ０２等の絶縁
膜を介してワード線となるゲート電＠６２を形成する。

このようにしてキャパシタ７２上に多結晶シリコントラ
ンジスタ７３が積み上げられる。ドレイン領域７７はビ
ット線６３に接続される。

第２図（Ｂ）の構造は、転送トランジスタを多結晶シリ
コンで作り、完全に単結晶基板の上に配置することで３
次元構造を進め、基板表面の利用率を向上させる。また
、キャパシタの容量を対向電極型容量とｐｎ接合容量の
和で構成することにより容量を増加させている。

ＤＲＡＭの集積化が進むに従い、蓄積電極に溜められる
電荷の量は減少するため、アルファ線によって引き起こ
されるソフトエラーはますます深刻な問題となってきて
いる。特に、６４ＭＤＲＡＭ以上になるとセル構造上蓄
積容量は２０〜３０ｆＦとなり、また、電源電圧もトラ
ンジスタの信頼性の面から、下げざるを得なくなる。電
源電圧か３Ｖ程度になると、臨界電荷量は３０〜４０ｆ
Ｃとなる。基板内部にｐｎ接合か露出している構造では
十分なソフトエラーマージンを取ることか難しくなる。

第２図（Ａ）の構造では、転送トランジスタと蓄積キャ
パシタが平面上に並んでいるので、ある程度以上集積度
を上げることは難しい。また転送トランジスタのソース
が基板に露出しているため、アルフナ線によって発生し
た電荷の吸い込み口になっている。また蓄積電極の電位
が高い状態では、トレンチの周辺が空乏化するため、容
量が減少する。

第２図（Ｂ）の構造では、転送トランジスタか基板より
上に配置されるのでその分集積度は上げやすいが、基板
内に広＜ｐｎ接合を有するので、基板内で多量のキャリ
アか発生するとそれらのキャリアがキャパシタの蓄積電
極に流れ込みやすい。

そのためソフトエラーマージンが取りにくい。

［発明が解決しようとする課題］ 上述のように従来技術によれは、集積度を上げることが
できかつ十分なソフトエラー耐性を持つ半導体記憶装置
を得ることは困難であった。

本発明の目的は集積度およびソフトエラー耐性を十分高
くすることのできる半導体記憶装置を提供することであ
る。

［課題を解決するための手段］ 基板を対向電極として用い、基板にトレンチを形成して
トレンチ内に絶縁膜を介して情報蓄積電極を配置する。

転送トランジスタは基板の上に配置した薄膜トランジス
タで構成する。

第１図（Ａｌ、（Ｂ）は本発明の原理説明図である。

第１図（Ａ＞において、導電体の基板１にはトレンチ３
が形成され、トレンチの内面上に絶縁膜５が形成されて
いる。この絶縁膜を形成したトレンチ内に導電体の情報
蓄積電極７が形成されている。導電体の情報蓄積電極７
の表面上に絶縁膜を介して半導体薄膜を形成し、転送ト
ランジスタとなる薄膜トランジスタ９を形成する。この
トランジスタ９の電流端子の一方を情報蓄積電極７に接
続し、他方をピット線に接続する。またゲート端子をワ
ード線に接続する。

薄膜トランジスタは多結晶シリコン、アモルファスシリ
コン、再結晶化したシリコン等を用いて作ることかでき
、基板１と面一にすることが好ましい。また基板１はシ
リコン、他の導電性物質で作ることができる。

第１図（Ｂ）は、他の形態を示す。基板１にトレンチ孔
３が形成さ・れ、絶縁膜５を介して情報蓄積電！＃１７
が形成される点は第１図（Ａ）と同様である。この情報
蓄積電極７の上に絶縁膜を介した導電体からなるシール
ド電極１１を形成する。このシールド電極１１上に半導
体薄膜を形成し、転送トランジスタとなる薄膜トランジ
スタ９を形成する。薄膜トランジスタ９の１つの電流端
子はシールド電極１１を迂回ないし貫通して情報蓄積電
極７に接続されるが、少なくともチャネル部はシールド
電＃１１１によって情報蓄積電極７からシールドされる
。情報蓄積電ｆｉ７はシールド電極１１との間にも容量
を形成する。

［作用］ 情報蓄積電極７と転送トランジスタ９は基板１から電気
的に絶縁されている。従って、基板１にアルファ線が入
射し、多数のキャリアを生じてもこのキャリアは基本的
に情報蓄積電極７にも転送トランジスタ９にも入り込ま
ない。

転送トランジスタ９は情報蓄積電極７の上に３次元的に
積み上げられて形成される。従って、基板面積を有効に
利用でき、高い集積密度を得ることができる。

第１図（Ｂ）の形態では転送トランジスタ９はシールド
電極１１によって情報蓄積電極７からシールドされるの
で、情報蓄積電極７の電位に影響されず安定な動作を行
える。また情報蓄積電極７は上面でシールド電極１１と
の間にも容量を形成するので全容量を大きくすることか
できる。

［実施例］ 第３図（Ａ）、（Ｂ）に本発明の実施例による半導体記
憶装置を示す。（Ａ）か断面図、（Ｂ）が概略平面図で
ある。

＋ 第３図（Ａ）において、ｎ　型またはｐ＋型の高不純物
濃度シリコンの基板２１に直方体形状のトレンチ２３を
異方性ドライエツチング等で形成する。なお、周辺トラ
ンジスタを基板２１内に作る場合は、適当な濃度のｐ型
またはｎ型シリコンの基板を用い、メモリセル領域を高
濃度のウェハにしたり、トレンチ２３を形成後、多量に
不純物を添加した多結晶シリコンをトレンチ内面に堆積
してもよい６ トレンチ２３の内面を酸化してＳｉＯ２の酸化膜２５を
形成する。この酸化膜２５がキャパシタの誘電体絶縁膜
となる。酸化膜２５上に高濃度に不純物を添加した多結
晶シリコンを堆積し、トレンチを埋め込んで情報蓄積電
極２７を作る。

トレンチの寸法は、例えば長さ０．１２μｍ、幅０．３
４μｍ、深さ１．０μｍ程度である。酸化膜２５は例え
ば３ｎｍの厚さとする。このとき得られる容量は約１０
ｆＦである。また不純物を添加した多結晶シリコンは、
多結晶シリコン形成後不純物を添加して形成してもよい
。また絶縁膜として、シリコン酸化膜のほが、窒化膜や
他の絶縁膜を用いてもよい６ トレンチ２３内に情報蓄積電極２７を埋め込んだ基板２
１の表面を酸化して酸化膜を形成し、情報蓄積電極２７
へのコンタクト孔を開孔する。この上にｐ型多結晶シリ
コン膜３ｏを堆積する。チャネル領域３１の上にゲート
絶縁酸化膜、ゲート電極３４を形成した後、高濃度にｎ
型不純物、例えばＰを多結晶シリコン膜３ｏにイオン打
ち込みする。このようにしてｐ型チャネル領域３１を挾
んでｎ　型のソース領域３２とドレイン領域３３か形成
される。このようにして薄膜トランジスタ２９が形成さ
れる。

多結晶シリコン膜３０は、例えば厚さ０．０５μｍを有
し、チャネル領域３１の寸法は、例えば長さ０．１μｍ
、幅０．１μｍ位である。

この薄膜トランジスタ２９の上にさらに眉間絶縁膜、例
えばフォスフオシリケードガラス（ＰＳＧ）を形成し、
ドレイン領域３３上にコンタクト孔を開孔し、ビット線
３５を形成する。これらのプロセス及び材料は通常のシ
リコン半導体プロセスに用いられるものを用いることが
できる。

なお、基板２１は対向電極として働くたけであるので必
ずしもＳｉに限らず、他の半導体、アルミニウム、銅等
の金属や他の導電体であってもよい。

薄膜トランジスタとして多結晶シリコンを用いるものを
説明したが、アモルファスシリコン、再結晶化シリコン
などを用いてもよい。再結晶化シリコンを用いる場合は
、少なくともチャネル領域３１を単結晶相にするのが好
ましい。

次に、第３図（Ｂ）を用いて平面的な配置を説明する。

第３図（Ａ）で一番上層に示したビット線３５が、第３
図（Ｂ）では横方向に延在するビット線Ｂ１、Ｂ２、Ｂ
３であり、クロスハツチで示す箇所が下の薄膜トランジ
スタ２９のドレイン領域３３とのコンタクト孔の部分で
ある。

薄膜トランジスタ２９のゲート３４となるワード線が第
３図（Ｂ）では縦方向に延在するワード線Ｗ１　、Ｗ２
　　・・・Ｗ６である。

これらのビット線、ワード線の下に第３図（Ａ＞の転送
トランジスタ２９である薄膜トランジスタＴ１１、ＴＩ
２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２
、Ｔ３３がマトリクス状に配置されている。これらの薄
膜トランジスタは右向きのものと左向きのものとが上下
方向、左右方向それぞれ交互に配置されている。例えば
一番上左の転送トランジスタＴ１１は左端からコンタク
ト孔に向って右向きにソース領域、チャネル領域、ドレ
イン領域と配置され、ワード線ｗ２をゲートとしている
。その下の転送トランジスタＴ２１はワード線ｗ２下の
部分がら左に向ってソース領域、チャネル領域、トレイ
ン領域と配置され、ワード線ｗ１をゲートとしてている
。

これらのトランジスタＴ１ｊに重なるように基板内には
トレンチが形成され情報蓄積電極を備えている。すなわ
ち、キャパシタと転送トランジスタが別々の層に上下位
置を合わぜて配置されている。

第４図（Ａ）、（Ｂ）は本発明の他の実施例による半導
体記憶装置を示す。（Ａ＞か断面図、（Ｂ）か概略平面
図である。第３図（Ａ）、（Ｂ）と同等の符号は同等の
部分を示す。

第３図（Ａ）、（Ｂ）と比較すると、情報蓄積電極２７
と薄膜トランジスタ２９との間に導電体のシールド電極
３７が挿入されている点か特徴である。

このシールド電ｆｌｉ３７は例えは不純物添加した多結
晶シリコン、アルミニウム等の金属等で形成することが
できる。このシールド電ｆｉ３７は薄膜トランジスタ２
９を情報蓄積電ｆｌｉ２７から電気的にシールドできる
導電性を持ち、情報蓄積電極２７となるべく高い静電容
量を形成するよう構成する。

第４図（Ｂ）の平面構造に見るようにワード線Ｗ２　、
Ｗ３が画定する領域の下に１本３７−１、ワード線Ｗ４
、Ｗ５、が画定する領域の下に１本３７−２という具合
にシールド電極を配置する。

これらのシールド電［１３７−１，３７−２は適当な基
準電圧に接続する。

第４図（Ｂ）中、縦方向に延在する電極列の形態でシー
ルド電極を示したが、多結晶シリコン膜３０と情報蓄積
電極２７とのコンタクト部分を開孔した一枚の連続シー
ト状等他の形態としてもよい。

シールド電ｉ［！３７の存在により、例えば情報蓄積電
極２７にデータ”１”が書き込まれている状態でも、薄
膜トランジスタ２９のバックバイアスはそれに影響され
ず、シールド電極３７の基準電位によって定まる。

第３図（Ａ）、（Ｂ）の実施例と第４図（Ａ）、（Ｂ）
の実施例の等価回路を第５図（Ａ）、（Ｂ）に示す。

第５図（Ａ）は第３図（Ａ）、（Ｂ）の実施例の等価回
路を示す。いて、ビット線Ｂ＋、ワード線Ｗｊか交差し
て形成するマトリクスの各交点において、転送トランジ
スタＴｉＪとキャパシタＣ１ｊとの直列接続かメモリセ
ルを構成する６転送トランジスタＴ１ｊのドレインがビ
ット線Ｂ１に、ゲトがワード線Ｗｊに接続され、キャパ
シタの対向電極が基準電位に接続されるにの対向電極の
みか基板内の構造であり、その他の部分は基板から絶縁
膜によって物理的に分離されている。

第５図（Ｂ）は第４図（Ａ）、（Ｂ）の実施例の等価回
路を示す。ビット線Ｂｉ、ワード線Ｗｊ、転送トランジ
スタＴｉｊは第５図（Ａ）と同様である。キャパシタＣ
ｉｊ’が基準電位に接続された対向電極と情報蓄積電極
を有する他、さらに転送トランジスタＴ丙のチャネル部
と情報蓄積電極との間にも電極を含み、静電シールドと
容量形成を行っている。

［発明の効果］ 以上説明したように情報蓄積電極を基板のトレンチ内に
絶縁膜を介して形成し、その上に転送トランジスタを形
成するなめ、集積度を高くし、ソフトエラー耐性を十分
なものとすることができる。

さらに、情報蓄積電極と転送トランジスタの間にシール
ド電極を設けると転送トランジスタの動作を安定にし、
キャパシタの容量を増加させることができる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明の原理説明図であり、２
つの形態を示す概略断面図、 第２図（Ａ＞、（Ｂ）は従来技術による半導体記憶装置
の２つの例を示す断面図、 第３図（Ａ）、（Ｂ）は本発明の１実施例による半導体
記憶装置を示す断面図と平面図、第４図（Ａ＞、（Ｂ）
は本発明の他の実施例による半導体記憶装置を示す断面
図と平面図、第５図（Ａ）、（Ｂ）は第３図（Ａ＞、（
Ｂ）および第４図（Ａ）、（Ｂ）の構造の等価回路図で
ある。 １　只 図において、 基板 トレンチ 絶縁膜 情報蓄積電極 薄膜トランジスタ シールド電極 基板 トレンチ 酸化膜 情報蓄積電極 薄膜トランジスタ ポリ５ｉＷＡ チャネル領域 ソース領域 ドレイン領域 ゲート電極（ワード線） ビット線 ロ） ａ） Ｕ） ｍ　００　ト０’１ 「→　　　　Ｃ１ ｍ　　　ｃ。

Claims (2)

【特許請求の範囲】
1. （１）、導電体で形成され、表面から内部に向って掘り
   下げられたトレンチ（３）をマトリクス的配置で複数有
   する基板（１）と、 該トレンチ（３）各々の壁面上に形成された絶縁膜（５
   ）と、該トレンチ（３）の各々の内で該絶縁膜（５）上
   に形成された導電体からなり、該絶縁膜（５）によって
   該基板（１）から分離され、該基板（１）を対向電極と
   してキャパシタを形成する情報蓄積電極（７）と、 該基板（１）から電気的、物理的に分離された状態で、
   該キャパシタの各々の上方に形成され、電流端子の１つ
   が該情報蓄積電極（７）に電気的に接続されている薄膜
   トランジスタ（９）と を含む半導体記憶装置。
2. （２）、前記情報蓄積電極（７）と前記薄膜トランジス
   タ（９）との間に配置され、それらを電気的に分離し、
   前記情報蓄積電極（７）とキャパシタを形成しているシ
   ールド電極（１１）をさらに含む請求項１記載の半導体
   記憶装置。