JPH02219302A - マイクロストリップ線路キャパシタ - Google Patents
マイクロストリップ線路キャパシタInfo
- Publication number
- JPH02219302A JPH02219302A JP1040028A JP4002889A JPH02219302A JP H02219302 A JPH02219302 A JP H02219302A JP 1040028 A JP1040028 A JP 1040028A JP 4002889 A JP4002889 A JP 4002889A JP H02219302 A JPH02219302 A JP H02219302A
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- JP
- Japan
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- microstrip line
- capacitance
- line conductor
- microstrip
- pattern
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
マイクロストリップ線路をギャップを介して対向配置し
た構成によるマイクロストリップ線路キャパシタに関し
、 マイクロストリップ線路を対向配置して作成したキャパ
シタの容量を任意に可変できるようにすることを目的と
し、 第１の発明は２個のマイクロストリップ線路導体パター
ンをギャップを介して対向配置せしめ、これらマイクロ
ストリップ線路導体パターンの少なくとも一方に複数個
の所定形状の凹部を形成せしめ、これら複数個の凹部に
はそれぞれ導体のランドを配置し、この導体のランドを
導体リボンで前記マイクロストリップ線路導体パターン
の一方と接続してマイクロストリップ線路間の容量（キ
ャパシタンス）を可変できるように構成する。
た構成によるマイクロストリップ線路キャパシタに関し
、 マイクロストリップ線路を対向配置して作成したキャパ
シタの容量を任意に可変できるようにすることを目的と
し、 第１の発明は２個のマイクロストリップ線路導体パター
ンをギャップを介して対向配置せしめ、これらマイクロ
ストリップ線路導体パターンの少なくとも一方に複数個
の所定形状の凹部を形成せしめ、これら複数個の凹部に
はそれぞれ導体のランドを配置し、この導体のランドを
導体リボンで前記マイクロストリップ線路導体パターン
の一方と接続してマイクロストリップ線路間の容量（キ
ャパシタンス）を可変できるように構成する。
第２の発明は、２個のマイクロストリップ線路導体パタ
ーンをギャップを介して対向配置せしめ、これらマイク
ロストリップ線路導体パターンの一方に複数個の所定形
状の凸部を他方のマイクロストリップ線路導体パターン
には凸部と対応した位置に同じ形状の凹部を形成せしめ
、前記凸部を所定個数だけマイクロストリップ線路導体
パターンから切り離してマイクロストリップ線路間の容
量を可変できるように構成する。
ーンをギャップを介して対向配置せしめ、これらマイク
ロストリップ線路導体パターンの一方に複数個の所定形
状の凸部を他方のマイクロストリップ線路導体パターン
には凸部と対応した位置に同じ形状の凹部を形成せしめ
、前記凸部を所定個数だけマイクロストリップ線路導体
パターンから切り離してマイクロストリップ線路間の容
量を可変できるように構成する。
［産業上の利用分野〕
本発明はマイクロストリップ線路をギャップを介して対
向配置した構成によるマイクロストリップ線路キャパシ
タに関し、更に詳細にはマイクロ波帯で用いるマイクロ
ストリップ線路キャパシタに関する。
向配置した構成によるマイクロストリップ線路キャパシ
タに関し、更に詳細にはマイクロ波帯で用いるマイクロ
ストリップ線路キャパシタに関する。
高周波領域で動作する回路を実現する場合、特にＬＳＩ
用の回路を実現する場合、インダクタンス成分または容
量成分は、回路内に形成されるマイクロストリップパタ
ーンを利用して実現される。
用の回路を実現する場合、インダクタンス成分または容
量成分は、回路内に形成されるマイクロストリップパタ
ーンを利用して実現される。
その理由は、ＬＳＩ化する場合、回路内の能動素子又は
受動素子ともに、かさばらないことが要求されるからで
ある。このため、容量を実現する場合には、その値を任
意に可変できることが望ましい。
受動素子ともに、かさばらないことが要求されるからで
ある。このため、容量を実現する場合には、その値を任
意に可変できることが望ましい。
［従来の技術］
第６図は、従来のマイクロストリップ線路導体パターン
を用いたキャパシタの構成例を示す図である。マイクロ
ストリップ線路導体パターン１と２とがギャップ３を介
して対向配置されている。
を用いたキャパシタの構成例を示す図である。マイクロ
ストリップ線路導体パターン１と２とがギャップ３を介
して対向配置されている。
マイクロストリップ線路導体パターン１側には矩形状の
凹部１ａが形成されており、マイクロストリップ線路導
体パターン２側には前記凹部と対応した位置に凸部２ａ
が形成され・でいる。これら凹部１ａと凸部２ａ間にギ
ャップ３が形成されている。
凹部１ａが形成されており、マイクロストリップ線路導
体パターン２側には前記凹部と対応した位置に凸部２ａ
が形成され・でいる。これら凹部１ａと凸部２ａ間にギ
ャップ３が形成されている。
２枚の平行平板間の単位面積当たりの容Ｍｃは、Ｃ−ε
・Ｓ／ｄ （１） で表わされる。ここでεは真空誘電率、ｄは２枚の平行
平板間の距離、Ｓは導体平板の面積である。
・Ｓ／ｄ （１） で表わされる。ここでεは真空誘電率、ｄは２枚の平行
平板間の距離、Ｓは導体平板の面積である。
第６図に示す構成の場合には単純に（１）式で容量を求
めることはできないが、（１）式４こ近い形で容量は求
まると考えられる。つまり、その容量はギャップ３に反
比例し、導体平板（ここではマイクロストリップ線路導
体パターンに対応）の面積Ｓに比例すると考えられる。
めることはできないが、（１）式４こ近い形で容量は求
まると考えられる。つまり、その容量はギャップ３に反
比例し、導体平板（ここではマイクロストリップ線路導
体パターンに対応）の面積Ｓに比例すると考えられる。
そして、具体的には図に示す構成ではギャップ３の幅と
長さ、誘電体基板（図示せず）の厚さと誘電率により容
量が決定される。
長さ、誘電体基板（図示せず）の厚さと誘電率により容
量が決定される。
［発明が解決しようとする課題］
前述したように、従来のマイクロストリップ線路導体パ
ターンを用いたキャパシタでは、バタンか固定されてい
るので、パターン調整による容量調整ができなかった。
ターンを用いたキャパシタでは、バタンか固定されてい
るので、パターン調整による容量調整ができなかった。
従って、従来方式では容量を正確に合わせようとすると
、ギャップ３の幅と長さ、誘電体基板（図示せず）の厚
さ等をカットアンドトライでその都度変えて最終的な容
量調整をしなければならず、ＬＳＩパッケージの製造工
程の複雑さと製造工程の変更による莫大なコストアップ
を考慮すると、実際にはこのような容量調整は不可能で
あった。
、ギャップ３の幅と長さ、誘電体基板（図示せず）の厚
さ等をカットアンドトライでその都度変えて最終的な容
量調整をしなければならず、ＬＳＩパッケージの製造工
程の複雑さと製造工程の変更による莫大なコストアップ
を考慮すると、実際にはこのような容量調整は不可能で
あった。
本発明はこのような課題に鑑みてなされたものであって
、マイクロストリップ線路を対向配置して作成したキャ
パシタの容量を任意に可変できるようにすることができ
るマイクロストリップ線路キャパシタを提供することを
目的としている。
、マイクロストリップ線路を対向配置して作成したキャ
パシタの容量を任意に可変できるようにすることができ
るマイクロストリップ線路キャパシタを提供することを
目的としている。
［課題を解決するための手段］
第１図は本発明の原理構成図である。第６図と同一のも
のは、同一の符号を付して示す。図において、マイクロ
ストリップ線路導体パターン１−には複数個の凹部１ａ
が形成されており、この凹部１ａ内には導体でてきたラ
ンド４が形成されている。図に示す例ではマイクロスＩ
・リップ線路導体パターン２側には凸部も凹部も形成さ
れていないが、第６図の２ａに示すような形状の凸部が
任意の数だけ形成されていてもよい。また、凸部、凹部
の形状は、必ずしも図に示すような矩形状である必要は
なく、例えば半円形状の任意の形状のものであってもよ
い。５はランド４をマイクロストリップ線路導体パター
ン２と接続するための導体リボンである。
のは、同一の符号を付して示す。図において、マイクロ
ストリップ線路導体パターン１−には複数個の凹部１ａ
が形成されており、この凹部１ａ内には導体でてきたラ
ンド４が形成されている。図に示す例ではマイクロスＩ
・リップ線路導体パターン２側には凸部も凹部も形成さ
れていないが、第６図の２ａに示すような形状の凸部が
任意の数だけ形成されていてもよい。また、凸部、凹部
の形状は、必ずしも図に示すような矩形状である必要は
なく、例えば半円形状の任意の形状のものであってもよ
い。５はランド４をマイクロストリップ線路導体パター
ン２と接続するための導体リボンである。
［作用コ
ランド４とマイクロストリップ線路導体パターン２とを
導体リボン５で接続すると、ギャップ３が狭くなる結果
、（１）式より明らかなように容量（キャパシタンス）
は増加する。導体リボン５によりランド４をマイクロス
トリップ線路導体パターン２と接続する数を殖やせば、
その分キャパシタンスは増加していく。このようにして
、マイクロストリップ線路によるキャパシタ（コンデン
サ）のキャパシタンスを増加する方向へ任意に調整する
ことができる。第２図は原理図の等価回路である。接地
ライン上に可変キャパシタが配置された形となっている
。
導体リボン５で接続すると、ギャップ３が狭くなる結果
、（１）式より明らかなように容量（キャパシタンス）
は増加する。導体リボン５によりランド４をマイクロス
トリップ線路導体パターン２と接続する数を殖やせば、
その分キャパシタンスは増加していく。このようにして
、マイクロストリップ線路によるキャパシタ（コンデン
サ）のキャパシタンスを増加する方向へ任意に調整する
ことができる。第２図は原理図の等価回路である。接地
ライン上に可変キャパシタが配置された形となっている
。
［実施例コ
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第３図は本発明の一実施例を示す構成図である。
この実施例は、前述したように、マイクロストリップ線
路導体パターン２に、その一部に凸部２ａを設けたもの
である。第１図と同一のものは、同一の符号を付して示
す。図において、マイクロストリップ線路導体パターン
１には凹部１ａが形成され、マイクロストリップ線路導
体パターン２の一部に凸部２ａが形成されている。この
凸部２ａは、導体リボン５でランド４を接続したのと同
じ効果がある。なお、この凸部は下段に形成しなければ
ならないものではなく、任意の位置に設けることができ
る。
路導体パターン２に、その一部に凸部２ａを設けたもの
である。第１図と同一のものは、同一の符号を付して示
す。図において、マイクロストリップ線路導体パターン
１には凹部１ａが形成され、マイクロストリップ線路導
体パターン２の一部に凸部２ａが形成されている。この
凸部２ａは、導体リボン５でランド４を接続したのと同
じ効果がある。なお、この凸部は下段に形成しなければ
ならないものではなく、任意の位置に設けることができ
る。
第４図は本発明の他の実施例を示す構成図である。この
図では、先ず第６図に示すような凸部２ａをマイクロス
トリップ線路導体パターン１，２の接合部の全面にわた
って形成し、集束イオンビーム等を用いて、任意の数の
凸部（図では１個）を図に示すように焼き切ってキャパ
シタンスを減少させる方向に調整するようにしたもので
ある。
図では、先ず第６図に示すような凸部２ａをマイクロス
トリップ線路導体パターン１，２の接合部の全面にわた
って形成し、集束イオンビーム等を用いて、任意の数の
凸部（図では１個）を図に示すように焼き切ってキャパ
シタンスを減少させる方向に調整するようにしたもので
ある。
図の６は凸部２ａが焼き切られることにより形成された
ランドを示している。
ランドを示している。
第５図はマイクロストリップ線路キャパシタの全体構成
例を示す図である。第１図、第３図と同一のものは、同
一の符号を付して示す。図において、１０は接地導体で
あり、この接地導体１０の上に誘電体基板１１が載置さ
れている。そして、この誘電体基板１１の表面にマイク
ロストリップ線路導体パターン１，２が形成されている
。１２は前述したキャパシタ部である。
例を示す図である。第１図、第３図と同一のものは、同
一の符号を付して示す。図において、１０は接地導体で
あり、この接地導体１０の上に誘電体基板１１が載置さ
れている。そして、この誘電体基板１１の表面にマイク
ロストリップ線路導体パターン１，２が形成されている
。１２は前述したキャパシタ部である。
上述の実施例では凸部乃至は凹部の数を３個設けた場合
を例にとったが、本発明はこれに限るものでないことは
いうまでもなく、任意の数の凸部または凹部を設けるこ
とができる。また凸部と凹部の向きは、上述した例と左
右の位置を逆にしてもよい。つまり、左側に凸部を、右
側に凹部を形成すようにしてもよい。
を例にとったが、本発明はこれに限るものでないことは
いうまでもなく、任意の数の凸部または凹部を設けるこ
とができる。また凸部と凹部の向きは、上述した例と左
右の位置を逆にしてもよい。つまり、左側に凸部を、右
側に凹部を形成すようにしてもよい。
［発明の効果］
以上、詳細に説明したように、本発明によればギャップ
を介して対抗配置した１対のマイクロストリップ線路導
体パターンの接合部に設けたランドを導体リボンで片方
のマイクロストリップ線路導体パターンに接続するか、
または凸部を切断することにより一定量ずつキャパシタ
ンスを増加または減少させるようにすることができ、マ
イクロストリップ線路を対向配置して作成したキャノく
シタの容量を任意に可変できるようにすることができる
。
を介して対抗配置した１対のマイクロストリップ線路導
体パターンの接合部に設けたランドを導体リボンで片方
のマイクロストリップ線路導体パターンに接続するか、
または凸部を切断することにより一定量ずつキャパシタ
ンスを増加または減少させるようにすることができ、マ
イクロストリップ線路を対向配置して作成したキャノく
シタの容量を任意に可変できるようにすることができる
。
第１図は本発明の原理ブロック図、
第２図は原理図の等価回路、
第３図は本発明の一実施例を示す構成図、第４図は本発
明の他の実施例を示す構成図、第５図はマイクロストリ
ップ線路キャパシタの全体構成例を示す図、 第６図はマイクロスリップ線路導体パターンを用いたキ
ャパシタの従来構成例を示す図である。 第１図において、 １．２はマイクロストリップ線路導体パターン、１ａは
凹部、 ３はギャップ、 ４はランド、 ５は導体リボンである。
明の他の実施例を示す構成図、第５図はマイクロストリ
ップ線路キャパシタの全体構成例を示す図、 第６図はマイクロスリップ線路導体パターンを用いたキ
ャパシタの従来構成例を示す図である。 第１図において、 １．２はマイクロストリップ線路導体パターン、１ａは
凹部、 ３はギャップ、 ４はランド、 ５は導体リボンである。
Claims (2)
- （１）２個のマイクロストリップ線路導体パターン（１
），（２）をギャップを介して対向配置せしめ、 これらマイクロストリップ線路導体パター ン（１），（２）の少なくとも一方に複数個の所定形状
の凹部（１ａ）を形成せしめ、 これら複数個の凹部（１ａ）にはそれぞれ 導体のランド（４）を配置し、 この導体のランド（４）を導体リボン（５）で前記マイ
クロストリップ線路導体パターンの一方と接続してマイ
クロストリップ線路間の容量を可変できるように構成し
たことを特徴とするマイクロストリップ線路キャパシタ
。 - （２）２個のマイクロストリップ線路導体パターン（１
），（２）をギャップを介して対向配置せしめ、 これらマイクロストリップ線路導体パター ン（１），（２）の一方に複数個の所定形状の凸部（２
ａ）を他方のマイクロストリップ線路導体パターンには
凸部と対応した位置に同じ形状の凹部を形成せしめ、 前記凸部（２ａ）を所定個数だけマイクロ ストリップ線路導体パターンから切り離してマイクロス
トリップ線路間の容量を可変できるように構成したこと
を特徴とするマイクロストリップ線路キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040028A JPH02219302A (ja) | 1989-02-20 | 1989-02-20 | マイクロストリップ線路キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040028A JPH02219302A (ja) | 1989-02-20 | 1989-02-20 | マイクロストリップ線路キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219302A true JPH02219302A (ja) | 1990-08-31 |
Family
ID=12569454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040028A Pending JPH02219302A (ja) | 1989-02-20 | 1989-02-20 | マイクロストリップ線路キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219302A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343898B1 (ko) * | 1998-09-11 | 2002-07-19 | 가부시키가이샤 무라타 세이사쿠쇼 | 복합 회로기판, 비가역 회로소자, 공진기, 필터, 듀플렉서, 통신장치, 회로모듈, 복합 회로기판의 제조방법 및 비가역 회로소자의 제조방법 |
| JP2010034257A (ja) * | 2008-07-29 | 2010-02-12 | Nec Corp | 伝送線路型キャパシタ |
-
1989
- 1989-02-20 JP JP1040028A patent/JPH02219302A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343898B1 (ko) * | 1998-09-11 | 2002-07-19 | 가부시키가이샤 무라타 세이사쿠쇼 | 복합 회로기판, 비가역 회로소자, 공진기, 필터, 듀플렉서, 통신장치, 회로모듈, 복합 회로기판의 제조방법 및 비가역 회로소자의 제조방법 |
| JP2010034257A (ja) * | 2008-07-29 | 2010-02-12 | Nec Corp | 伝送線路型キャパシタ |
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