JPH02220097A - イメージデータ表示方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グラフィックデイスプレィ等の画像データ表
示装置におけるイメージデータ表示方式（従来の技術〕 グラフィックデイスプレィ等の画像データ表示装置にイ
メージデータを表示する際、イメージデータ全てを表示
すると、詳細部分が見えなくなるので、イメージデータ
の一部分を切り出して表示することが必要になる。第２
図に示すように、表示画面上でイメージデータが表示さ
れる領域をビューボート、それ対応するイメージデータ
のビットマツプメモリ上での領域をウィンドウと呼ぶ。

表示画面にはウィンドウ内のイメージデータが表示され
るので、ビットマツプメモリの読出しアドレスの開始位
置を変えてウィンドウを移動すると、画面上での図形は
移動し、該アドレスの読み出し間隔を変えてウィンドウ
の大きさを変化させると、表示される図形を拡大、縮小
することができる。

従来、ビットマツプメモリの任意領域のイメージデータ
を表示画面上に表示する場合、２第９図や第１０図に示
すような方式を採っていた。

第９図は、ビットマツプメモリのウィンドウ内のイメー
ジデータを一旦、表示画面と１対１に対応したフレーム
メモリに格納し、該フレームメモリからデイスプレィに
表示する方式である。第９図において、ビットマツプメ
モリ９１にはイメージデータが格納されている。ＣＰＵ
９２は、まず。

ビットマツプメモリ９１のアドレスを生成し、該ビット
マツプメモリ９１より該当ウィンドウ内のイメージデー
タを読み出し、フレームメモリ９３に格納する。フレー
ムメモリ９３は表示画面と１対１に対応している。クロ
ック発生回路９４は表示画面の走査の基本となる基準ク
ロックを発生し、該クロックを受けて同期信号発生回路
９５は、表示画面の垂直／水平同期信号（ＳＹＮ）、水
平帰線信号（Ｈ）、垂直帰線信号（Ｖ）等を発生し。

表示カウンタ９６は水平帰線信号（Ｈ）と垂直帰線信号
（Ｖ）にもとづき画面の表示ラインをカウントする。Ｃ
ＰＵ９２は、クロック発生回路９４のクロックと表示カ
ウンタ９６のカウント値を入力し、表示画面の表示走査
と同期して画面上の表示位置に対応するアドレスを生成
し、フレームメモリ９３よりイメージデータを読み出す
、並直列変換回路９７は、該読み出されたイメージデー
タをクロック発生回路９４のクロックに同期した直列画
像信号に変換し、混合回路９８は、該直列画像信号と同
期信号発生回路９５の同期信号（ＳＹＮ）を混合してデ
イスプレィに出力する。

第１０図は、画面表示と同期して動作するアドレス生成
回路によって、表示画面に表示すべきイメージデータの
存在するビットマツプメモリ上のアドレスをリアルタイ
ムに生成し、ピッ１−マツプメモリから読み出されるイ
メージデータを直接、映像信号として出力する方式であ
る。第９図と同様に、クロック発生回路１０２は基準ク
ロックを発生し、該クロックを受けて同期信号発生回路
１０３は表示画面の垂直／水平同期信号（ＳＹＮ）、水
平帰線信号（Ｈ）及び垂直帰線信号（Ｖ）等を発生する
。アドレス生成回路１０４は、クロック発生回路１０２
のクロックと同期信号発生回路１０３の水平／垂直帰線
信号を入力して、表示画面の表示走査と同期して画面上
の表示位置に対応するビットマツプメモリ１０１上のア
ドレスをリアルタイムに生成し、該ビットマツプメモリ
１０１よりイメージデータを読み出す、ビットセレクタ
１０５は、アドレス生成回路１０４の制御下で、ビット
マツプメモリ１０１より読み出されるイメージデータ内
のビットを順次選択して直列映像信号とし、混合回路１
０６は、該直列画像信号と同期信号（Ｓ　Ｙ　Ｎ）を混
合してデイスプレィに出力する。　第１１図はアドレス
生成回路１０４の具体例であり、便宜上、Ｘアドレス生
成回路部分のみを示したものである。レジスタ１１０２
には、水平帰線信号に同期してウィンドウ左上のＸ座標
の値が初期設定される。その後、クロックに同期して、
あらかじめ定めたアドレス間隔を示す値（拡大／縮小率
）とレジスタ１０２の出力値を加算器１１０１で加算し
、レジスタ１０２に格納する動作を繰返す、この時、レ
ジスタ１０２の出力は、Ｘ方向の画面走査に同期したビ
ットマツプメモリのアドレス（Ｘアドレス）を示す。同
様にしてＸアドレスも生成可能であり、これらＸアドレ
スとＸアドレスを合成してビットマツプメモリ１０１に
与える。

〔発明が解決しようとする課題〕

第９図の方式は、画面表示データの配置が表示画面と１
対１に対応しているために１表示回路が簡単かｐ高速の
素子を必要とせずに構成できるので、安価であるという
利点がある反面、拡大、縮小、移動等、ウィンドウが変
化する度にフレームメモリへのデータの格納が必要とな
り、応答が遅くなる欠点がある。

これとは逆に第１０図の方式は、イメージデータをビッ
トマツプメモリから直接出力するので非常に速い応答速
度が得られる。しかし画面の表示に同期したアドレス生
成を行うために、第１１図のようなアドレス生成回路を
使用すると、画面の拡大率が整数倍に制限され、自由な
ウィンドウを指定できなくなる。任意のウィンドウを可
能にするためには、小数間隔でのアドレス生成が必要と
なるが、従来、このような用途には数値演算が可能なプ
ロセッサを使用するしかなかったが、一般のプロセッサ
では速度が遅すぎ、ＤＳＰなどの非常に高速なプロセッ
サが必要となり、結果として非常に高価になるという欠
点があった。

本発明の目的は、ビットマツプメモリ上における任意の
ウィンドウ内のイメージデータを安価な回路で高速に表
示する方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明のイメージデータ表
示方式においては、アドレス間隔指定データの小数部入
力によって分局比が制御されるレートマルチプレクサを
内蔵し、表示画面の表示走査と同期して該画面上の表示
位置に対応するビットマツプメモリ上のアドレスを、小
数間隔で生成可能なアドレス生成手段を設け、該アドレ
ス生成手段により生成されるアドレスに基づいてビット
マツプメモリから読み出されるイメージデータを表示画
面上に直接的に表示することを特徴とする。

〔作　用〕

本発明では、第１０図の方式と同様に、画面表示と同期
したアドレス生成手段によって１表示すべきデータの存
在するビットマツプメモリ上のアドレスをリアルタイム
に生成し、該ビットマツプメモリから出力されるデータ
を表示画面上に直接的に表示するが、該画面上の表示に
同期したアドレスの生成を、小数によってアドレス間隔
の指定が可能なアドレス生成手段を使用することによっ
て行う、これにより、任意の拡大、縮小率のウィンドウ
に対応できる。

〔実施例〕

初めに、本発明で使用するアドレス生成回路について説
明する。

第３図（ａ）は本アドレス生成回路の概略構成図で、加
算器３１．レートマルチプレクサ３２及びレジスタ３３
からなる。イメージデータが格納されているビットマツ
プメモリ上での表示領域（ウィンドウ）と画面上での表
示領域（ビューボート）との比がイメージデータの拡大
・縮小率である。アドレス間隔指定データは、この縮小
率に相当するが、任意の拡大、縮小率のウィンドウに対
応できるように、そのデータ構造は整数部と小数部から
なるとする。このアドレス間隔指定データの整数部を加
算器３１の入力とし、小数部をレートマルチプレクサ３
２の入力とする。加算器３１は、レートマルチプレクサ
３２の出力が“Ｏ”の時には、レジスタ３３の出力にア
ドレス間隔指定データの整数部を加算し、レートマルチ
プレクサ３２の出力が“１″の時には、レジスタ３３の
出力にアドレス間隔指定データの整数部及びレートマル
チプレクサ３２の“１”出力を加算する。

この加算器３１の出力が次のクロックでレジスタ３３に
ロードされる。レートマルチプレクサ３２は分局器の一
種で、アドレス間隔指定データの小数部によって分局比
が制御される。

第３図（ｂ）にレートマルチプレクサ３２の回路例を示
す１図中、３２１が４ビツト構成の２進カウンタ、３２
２がＡＮＤ−ＯＲ回路である。２進カウンタ３２１はク
ロックによってカウントアツプし、その１周期は２４パ
ルス（１６パルス）である、このカウンタ３２１の出力
をアドレス間隔指定データの小数部（４ビツト）Ｊ０〜
Ｊ、と共にＡＮＤ−ＯＲ回路３２２に入力すると、該Ａ
ＮＤ−ＯＲ回路３２２の出力は、カウンタ３２１の１周
期（２４パルス）内に小数部Ｊ、〜Ｊ、と一致する期間
だけ“１″となる。

第３図（ａ）の本アドレス生成回路の動作例を第４図及
び第５図に示す。

第４図は縮、水率＝７．３（１６進）の場合の動作例で
ある。加算器３１は、レートマルチプレクサ３２の出力
（ｃ）が“０″の時には、レジスタ３３の出力（ａ）に
７”を加算しくｄ）、レートマルチプレクサ３２の出力
（Ｃ）がｎ　１　ｎの時には、レジスタ３３の出力（ａ
）に“７＋１＝８”を加算した値を出力する。この加算
器３１の出力が、次のクロックでレジスタ３３にロード
される。

この例では、レートマルチプレクサ３２の出力（ｃ）は
、カウンタ３２１の１周期（２４クロツク）内に３回だ
け“１″を出力するので、レジスタ値（ａ）の平均増加
率は、Ｃｅａ）に示すように（７＊　（２’−３）＋　
（７＋１）傘３）／２’＝７＋３７２’＝７．３（１６
進）となる、また、このときの誤差は、（ｆ）に示すよ
うに常に１以下である。

第５図は縮小率＝０．４（１６進）すなわち拡大率１１
０．４（１６進）＝４の場合の動作例である。

第４図の縮小率７．３の場合と同様に、加算器３１はレ
ートマルチプレクサ３２の出力（０）が“Ｏ”の時には
、レジスタ３３の出力（ａ）に０”を加算しくｄ）、レ
ートマルチプレクサ３２の出力（Ｃ）が“１″の時には
、レジスタ３３の出力（ａ）に“１”を加算した値を出
力するので、レートマルチプレクサ３２のカウンタ３２
１の１周期（２４クロツク）内に４回だけ“１″を加算
することになり（ｄ）、レジスタ値（ａ）の平均増加率
は、（ｅ）に示すように（０１（２’−４）＋　（１）
　　−４）／２’＝４／２’＝０．４（１６進）となる
、また、このときの誤差は、（ｆ）に示すように１以下
である。

以上のように、第３図のアドレス生成回路を使用するこ
とにより、拡大、縮小いずれの場合でも整数部は毎回加
算され、小数部は蓄積された誤差が１を越えないような
タイミングで１が加算されるので、任意の間隔のアドレ
スを１以下の誤差を保ちながら生成することができる。

以下、本発明のイメージデータ表示方式の実施例を説明
する。

第１図は本発明のイメージデータ表示方式の第１の実施
例のブロック図である。第１図において、１５と１６が
第３図で説明したアドレス生成回路で、１５はＸ方向の
アドレス生成回路、１６はＹ方向のアドレス生成回路を
示し、両回路からの出力を合成したものが表示画面の走
査と同期した画面上の表示位置に対応するビットマツプ
メモリ１１上のアドレスとなる。ビットマツプメモリ１
１はイメージデータを格納している。クロック発生回路
１２は表示面の走査の基本となる基準クロックを発生す
る回路、同期信号発生回路１３は、該クロックを受けて
表示画面の垂直／水平同期信号（ＳＹＮ）、水平帰線信
号（Ｈ）、垂直同期信号（Ｖ）等を発生する回路である
。混合回路１４は、アドレス生成回路１５．１６により
表示画面の走査と同期してビットマツプメモリ１１から
読み出されるイメージデータに同期信号発生回路１３か
ら出力される同期信号（ＳＹＮ）を混合する回路である
。

アドレス生成回路１５．１６には、アドレス初期値とし
て、ウィンドウ左上の座標に相当するビットマツプメモ
リ１１上のアドレス（Ｘｍｉｎ、　Ｙ園ｉｎ）と画面上
のドツトがビットマツプロモリ上で対応するドツト間隔
すなわち画面の縮小率とが入力される。クロック発生回
路１２で得られたクロックは、Ｘ方向アドレス生成回路
１５に入力されると同時に同期信号発生回路１３！；入
力され、水平帰線信号（Ｈ）、重置帰線信号（Ｖ）及び
水平／重置時期信号（Ｓ　Ｙ　Ｎ）を生成する。Ｘ方向
アドレス生成回路１５は、水平帰線信号（Ｈ）毎にＸｍ
１ｎをロードし、クロック入力毎に画面縮小率（ドツト
間隔）を加算して、Ｘ方向の画面走査に同期したメモリ
アドレス（Ｘアドレス）を生成する。Ｘ方向アドレス生
成回路１６は、重直婦線信号（Ｖ）毎にＹ　ｗｉｎをロ
ードし、水平帰線信号（Ｈ）によって画面縮小率（ドツ
ト間隔）の加算を行い、Ｙ方向の画面走査に同期したメ
モリアドレス（Ｙアドレス）を生成する。この２つのア
ドレス生成回路１５．１６からの出力は合成されて、Ｘ
、Ｙ方向の画面走査に同期した表示位置に対応するビッ
トマツプメモリ１１上のメモリアドレスとなり、これが
ビットマツプメモリ１１に入力される。この結果、ビッ
トマツプメモリ１１からは、画面走査と同期したウィン
ドウ内のイメージデータが順次読み出される。混合回路
１４では、このビットマツプメモリ１１からのイメージ
データに水平／垂直同期信号（Ｓ　Ｙ　Ｎ）を混合し、
映像信号としてデイスプレィに出力する。

以上により、ウィンドウの開始座標値と縮小率をアドレ
ス生成回路に入力することで、プロセッサを使用するこ
となく、任意の縮小（拡大）率におけるウィンドウ内の
イメージデータをリアルタイムでビットマツプメモリよ
り直接出力することができる。

第６図は本発明のイメージデータ表示方式の第２の実施
例のブロック図で、一般の表示回路に付加して使用する
実施例を示したものである。第６図において、６１は一
般のキャラクタ及びグラフィック表示回路であり、映像
信号（Ｖｉｄｅｏ）とは別に、イメージデータ表示付加
回路６２の同期用としてドツトクロック（Ｄｏｔ）　、
水平同期（Ｈ）、垂直同期（Ｖ）信号が出力される。イ
メージデータ表示付加回路６２は、画面の表示走査に同
期してビットマツプメモリ上のアドレスを生成するアド
レス生成回路６２１．イメージデータが格納されるビッ
トマツプメモリ６２２、及び、キャラクタ／グラフィッ
ク表示回路６１から出力される映像信号にビットマツプ
メモリ６２２から出力されるイメージデータを混合する
映像信号混合回路６２３より構成される。

アドレス生成回路６２１は、第７図に示すように４つの
基本ブロック６２１−１〜６２１−４を組合せて構成さ
れる。第８図は一つの基本ブロックの詳細図で、加算塁
８１、レートマルチプレクサ８２及びレジスタ８３から
構成され、これが第３図に対応する１表示領域の指定に
ついては、表示画面上の座標を（ｘｔ　ｙ）、それに対
応するビットマツプメモリ６２２上のアドレス（座標）
を（ｘ、ｙ）とすると、アフィン変換は、で表現される
ので、変換係数ａユ□〜ａａｓによって表示ウィンドウ
を指定する６回転、変形を伴わない通常の表示では、ａ
ｌｌ＝ａｌｌ＝画面縮小率、ａ１ａ＝ａｓ□＝０、（ａ
ｚ□ｔ　ａａｚ）　＝ウィンドウ左上の座標値となる。

従って１本アドレス生成回路６２１でば、画面の拡大、
縮小だけでなく、回転や１次変換による変形表示も可能
である。

以下、第６図及び第７図の動作を説明する０表示画面上
でのＸ座標は、キャラクタ／グラフィック表示回路６１
から水平同期信号（Ｈ）が出力された時にＯになり、ド
ツトクロック（Ｄｏｔ）毎に１つずつ増加する。また、
Ｙ座標は、垂直同期信号（Ｖ）が出力された時に０にな
り、水平同期信号（Ｈ）゛が出力される毎に１ずつ増加
する。アドレス生成回路６２１は、垂直同期信号（Ｖ）
を受けると、６２１−１の基本ブロックにＸの初期値ａ
、１．６２１−３の基本ブロックにＹの初期値ａ３□を
ロードする。アドレス生成回路６２１には、同時に水平
同期信号（Ｈ）も入力されるので、６２１−２，６２１
−４の基本ブロックにも同じ値がロードされ、Ｘ、Ｙア
ドレスの初期値が出力される。ドツトクロック（Ｄｏｔ
）が入力されると、６２１−２の基本ブロックは出力に
ＸのＸ成分ａ１１を加算し、また、６２１−４の基本ブ
ロックはＹのＸ成分ａ□８を加算する。そして、水平同
期信号（Ｈ）が入力されると、６２１−１，６２１−３
の基本ブロックがそれぞれＸ、ＹのＹ成分を加算し、そ
の出力を６２１−１，６２１−５の基本ブロックが初期
値としてロードする。これにより、基本ブロック６２１
−２，６２１−４の出力Ｘ。

Ｙに、キャラクタ／グラフィック表示回路６１の表示走
査と同期したビットマツプメモリ６２２のアドレスが得
られる。このアドレスをビットマツプメモリ６２２に入
力し、該ビットマツプメモリ６２２から出力されるイメ
ージデータを、混合回路６２３において表示回路６１か
ら出力される映像信号と混合することにより、キャラク
タ／グラフィック表示回路６１から出力される映像信号
に重畳してビットマツプメモリ６２２内のイメージデー
タが表示される。

以上により、ウィンドウの座標変換係数を入力すること
で、プロセッサを使用することなく、任意の縮小（拡大
、回転および変形）におけるイメージデータをリアルタ
イムでグラフィック表示装置あるいはキャラクタ表示装
置に出力することができる。また１本回路６２の付加に
あたっては、既存のグラフィック表示装置あるいはキャ
ラクタ表示装置から同期信号を取り出すのみで十分であ
り、大きな改造を必要としない利点もある。

〔発明の効果〕

以上説明したように、本発明のイメージデータ表示方式
によれば、プロセッサを使用することなく、簡単な構成
で、ビットマツプメモリ上における任意のウィンドウ内
のイメージデータを表示することができ、かつ１表示領
域のズームや移動の際には、所望ウィンドウ情報（座標
、縮小率）を与えるだけでリアルタイムで表示すること
ができる。また、従来のグラフィック表示装置あるいは
キャラクタ表示装置に適用する場合にも、同期信号を取
り出す改造のみで十分であり、大きな改造を必要としな
い利点がある。

【図面の簡単な説明】

第１図は本発明のイメージデータ表示方式の第１の実施
例のブロック図、第２図はビットマツプメモリ上のウィ
ンドウと表示画面上のビューボートの関係を示す図、第
３図は本発明で使・用するアドレス生成回路の概略構成
とそのレートマルチプレクサの回路例を示す図、第４図
及び第５図は第３図のアドレス生成回路の動作例を示す
図、第６図は本発明のイメージデータ表示方式の第２の
実施例のブロック図、第７図は第６図のアドレス生成回
路の構成図、第８図は第７図の基本ブロックの詳細図、
第９図及び第１０図は従来のイメージデータ表示方式の
構成例を示す図、第１１図は第１ｏ′ｙＪで使用するア
ドレス生成回路の詳細図である。 １１・・・ビットマツプメモリ、 １２・・・クロック発生回路。 １３・・・同期信号発生回路、 １４・・・混合回路。 １５．１６・・・アドレス生成回路、 ３１・・・加算器、　３２・・・レートマルチプレクサ
、３３・・・レジスタ。 ＊１ｒ！ｌＪ 第３図 ｃ（Ｌ） 第６図 ヒー　　　　　＋＋　　　　　＋＋　　１第７図 第８ 図 第９図 第１０図

Claims (1)

【特許請求の範囲】
1. （１）ビットマップメモリ上の任意領域のイメージデー
   タを読み出し、表示画面上に表示する方式において、 アドレス間隔指定データの小数部入力によって分周比が
   制御されるレートマルチプレクサを内蔵し、表示画面の
   表示走査と同期して該画面上の表示位置に対応するビッ
   トマップメモリ上のアドレスを、小数間隔で生成可能な
   アドレス生成手段を設け、 上記アドレス生成手段により生成されるアドレスに基づ
   いてビットマップメモリから読み出されるイメージデー
   タを表示画面上に直接的に表示することを特徴とするイ
   メージデータ表示方式。