JPH02220444A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH02220444A JPH02220444A JP1040696A JP4069689A JPH02220444A JP H02220444 A JPH02220444 A JP H02220444A JP 1040696 A JP1040696 A JP 1040696A JP 4069689 A JP4069689 A JP 4069689A JP H02220444 A JPH02220444 A JP H02220444A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分１１Ｆ］
本発明は半導体装置の製造方法に関する。
［従来の技術］
ヘテロ接合バイポーラトランジスタのワイドギャップエ
ミッタの形成方法としては、従来ガリウムヒ素糸の半導
体を用いた場合には、主としてＭＢＩＣ装置が用いられ
てきた。しかし、この方法では成膜速度が非常に遅く、
また、ガリウムヒ素を用いることによって、コストも高
く、製造技術が不完全なことから、工業生産性は低い。
ミッタの形成方法としては、従来ガリウムヒ素糸の半導
体を用いた場合には、主としてＭＢＩＣ装置が用いられ
てきた。しかし、この方法では成膜速度が非常に遅く、
また、ガリウムヒ素を用いることによって、コストも高
く、製造技術が不完全なことから、工業生産性は低い。
そこで、現在最も製造技術の進んでいるシリコン系でヘ
テロ接合バイポーラトランジスタを作製しようという研
究が盛んである。この場合にワイドギャップエミッタの
形成方法としては、量産性に優れたプラズマＯＶＤ法が
よく用いられているワイドギャップエミッタの材料とし
ては非晶質（または微結晶）シリコンやシリコンと炭素
または酸素等の化合物が用いられている。
テロ接合バイポーラトランジスタを作製しようという研
究が盛んである。この場合にワイドギャップエミッタの
形成方法としては、量産性に優れたプラズマＯＶＤ法が
よく用いられているワイドギャップエミッタの材料とし
ては非晶質（または微結晶）シリコンやシリコンと炭素
または酸素等の化合物が用いられている。
［発明が解決しようとする課題］
このうち、シリコンを母体とする化合物については、組
成を変化させバンドギャップに傾斜構造を持たせること
は比較的容易であるが、電気伝導度が低いことからあま
り望ましくはない。
成を変化させバンドギャップに傾斜構造を持たせること
は比較的容易であるが、電気伝導度が低いことからあま
り望ましくはない。
一方、ワイドギャップエミッタとして非晶質（または微
結晶）シリコンを用いた場合には、膜形成時にバンドギ
ャップに傾斜構造を持たせる場合には基板温度やガス流
量等を変化させれば良いがリンやボロン等の不純物の混
入量が変化して・しまう等の問題が起こり制御が難しい
。
結晶）シリコンを用いた場合には、膜形成時にバンドギ
ャップに傾斜構造を持たせる場合には基板温度やガス流
量等を変化させれば良いがリンやボロン等の不純物の混
入量が変化して・しまう等の問題が起こり制御が難しい
。
［課題を解決するための手段］
本発明は半導体装置製造方法は、ワイドギャップエミッ
タを持つヘテロ接合トランジスタにおいて、イオン注入
によってエミッタを非晶質化する工程を含むことを特徴
とする。
タを持つヘテロ接合トランジスタにおいて、イオン注入
によってエミッタを非晶質化する工程を含むことを特徴
とする。
［実施例］
以下にその実施例に従って本発明を説明する。
第１図は本発明を用いて、エミッタ・ペース接合を傾斜
接合にしたシリコンＨＢＴを作製した実施例である。
接合にしたシリコンＨＢＴを作製した実施例である。
ル型拳結晶シリコン基板１０１上に、熱酸化によって表
面に８１０．を形成した後、フォトエッチ工程でペース
用の窓を開はイオン打込み用のマスク１０２を形成し、
ボロンイオンを打込むことｋよってベース層１０３を形
成する。（第１図（α）） 次に、スパッタ法を用いて
再びＳ１０゜膜１０６を形成した後、フォトエッチ工程
によりエミッタ用の窓を形成し、減圧０／Ｄ法を用いて
ル型の多結晶シリコンを成膜した後、再びフォトエッチ
工程によってエミッタ１０４を形成する。
面に８１０．を形成した後、フォトエッチ工程でペース
用の窓を開はイオン打込み用のマスク１０２を形成し、
ボロンイオンを打込むことｋよってベース層１０３を形
成する。（第１図（α）） 次に、スパッタ法を用いて
再びＳ１０゜膜１０６を形成した後、フォトエッチ工程
によりエミッタ用の窓を形成し、減圧０／Ｄ法を用いて
ル型の多結晶シリコンを成膜した後、再びフォトエッチ
工程によってエミッタ１０４を形成する。
（第１図（ｂ）） ここまでの工程で、通常のｎｐｎ型
（ホモ接合）バイポーラトランジスタが形成される。こ
こで、フォトレジストでエミッタ部分に窓を開けたイオ
ン打込用マスク１０５を形成し、シリコンイオンを打込
み、多結晶シリコンのエミッタを非晶質化する。（第１
図（Ｃ）） 多結晶シリコンのバンドギャップは１．０
〜１．３θＶと単結晶シリコン（，１，１２ｅＶ）とほ
ぼ１等しい。
（ホモ接合）バイポーラトランジスタが形成される。こ
こで、フォトレジストでエミッタ部分に窓を開けたイオ
ン打込用マスク１０５を形成し、シリコンイオンを打込
み、多結晶シリコンのエミッタを非晶質化する。（第１
図（Ｃ）） 多結晶シリコンのバンドギャップは１．０
〜１．３θＶと単結晶シリコン（，１，１２ｅＶ）とほ
ぼ１等しい。
しかし、非晶質化することによってバンドギャップは１
．２〜２．ＯｅＶと広がり、ワイドギャップエミッタを
形成することができる。（第２図） 本発明を用いるこ
とによって、通常工程でバイポーラトランジスタを形成
した後、エミッタ部へのシリコンイオン打込みという工
程を付は加えるのみで、ヘテロ接合トランジスタを作製
することができる。また、シリコンイオンの打込み量及
び打込み速度によってバンドギャップ構造を変化させる
・ことができる。（時間的に変化させることによって任
意のバンドギャップ分布を得ることができる。）また、
本結晶シリコン上に非晶質シリコンを形成した場合には
接合面における界面単位が問題になるが、本実施例では
接合面は多結晶と単結晶となるので良好な接合特性を得
ることができる。
．２〜２．ＯｅＶと広がり、ワイドギャップエミッタを
形成することができる。（第２図） 本発明を用いるこ
とによって、通常工程でバイポーラトランジスタを形成
した後、エミッタ部へのシリコンイオン打込みという工
程を付は加えるのみで、ヘテロ接合トランジスタを作製
することができる。また、シリコンイオンの打込み量及
び打込み速度によってバンドギャップ構造を変化させる
・ことができる。（時間的に変化させることによって任
意のバンドギャップ分布を得ることができる。）また、
本結晶シリコン上に非晶質シリコンを形成した場合には
接合面における界面単位が問題になるが、本実施例では
接合面は多結晶と単結晶となるので良好な接合特性を得
ることができる。
（接合部付近のシリコンの未結合手を水素または弗素等
で終端してやることＫよって、さらに良好な接合界面が
実現される。） ここでは絶縁膜としてＳ１０．を用いているが８１Ｎｘ
や有機膜等を用いても良く、形成方法は熱酸化とスパッ
タ法の他にも、減圧ＯＶＤ法等を用いても良い、また、
多結晶シリコンの形成方法も、プラズマＱＶＤ法、常圧
ＯＶＤ法、スパッタ法等を用いても良い。またベース層
形成には熱拡散法等を用いても良く、不純物をヒ素等を
用いても良い。
で終端してやることＫよって、さらに良好な接合界面が
実現される。） ここでは絶縁膜としてＳ１０．を用いているが８１Ｎｘ
や有機膜等を用いても良く、形成方法は熱酸化とスパッ
タ法の他にも、減圧ＯＶＤ法等を用いても良い、また、
多結晶シリコンの形成方法も、プラズマＱＶＤ法、常圧
ＯＶＤ法、スパッタ法等を用いても良い。またベース層
形成には熱拡散法等を用いても良く、不純物をヒ素等を
用いても良い。
現在良（使われているエミッタ形成方法に、多結晶シリ
コン（第１図の１０４）からペース領域に不純物を熱拡
散させて薄いベース層を実現するウォッシュドエミッタ
法があるが、その場合にも本発明は有効であり、さらに
良好な接合界面を得ることができる。
コン（第１図の１０４）からペース領域に不純物を熱拡
散させて薄いベース層を実現するウォッシュドエミッタ
法があるが、その場合にも本発明は有効であり、さらに
良好な接合界面を得ることができる。
また、この方法を用いると、Ｂ１０ＭＯ８回路の製造工
程をほとんど変更することなしに（エミッタ５０１への
シリコンイオ・ン打込工程を加えるだけで）、さら忙高
速なＨＢＴ−０Ｍ０９回路を作製することができる。（
第・３図） 以上、シリコンのｎｐｎ型バイボー２トランジスタの場
合を説明してきたが、他にもゲルマニウムやセレン等の
元素半導体や、ｓｅａ等の化合物半導体の場合にも同様
に応用できる。もちろんｐｎｐ型でもかまわない。また
、半導体基板上の場合のみでなく、絶縁基板もしくは絶
縁層に形成されたバイポーラトランジスタにも応用でき
、もちろん三次元工０の構成要素として用いることもで
きる。
程をほとんど変更することなしに（エミッタ５０１への
シリコンイオ・ン打込工程を加えるだけで）、さら忙高
速なＨＢＴ−０Ｍ０９回路を作製することができる。（
第・３図） 以上、シリコンのｎｐｎ型バイボー２トランジスタの場
合を説明してきたが、他にもゲルマニウムやセレン等の
元素半導体や、ｓｅａ等の化合物半導体の場合にも同様
に応用できる。もちろんｐｎｐ型でもかまわない。また
、半導体基板上の場合のみでなく、絶縁基板もしくは絶
縁層に形成されたバイポーラトランジスタにも応用でき
、もちろん三次元工０の構成要素として用いることもで
きる。
［発明の効果］
以上述べたように、本発明の半導体装置製造方法を用い
ると、現在のバイポーラトランジスタ工程において、ト
ランジスタ完成後にエミッタ部にイオン注入を行う工程
を付加するだけで、高い増幅率と良好な高周波特性を持
った（高速な）へテロ接合バイポーラトランジスタを形
成することができる。
ると、現在のバイポーラトランジスタ工程において、ト
ランジスタ完成後にエミッタ部にイオン注入を行う工程
を付加するだけで、高い増幅率と良好な高周波特性を持
った（高速な）へテロ接合バイポーラトランジスタを形
成することができる。
第１図（α）（ｂ）（Ｃ）は本発明を用いてｎｐｎ型へ
テロ接合バイポーラトランジスタを製作した実施例の工
程断面図。 第２図は、第１図のｎｐｎ型へテロ接合バイポーラトラ
ンジスタのバンド図及びイオン打込み量の図。 第５図は本発明を用いて８１０Ｍ０！９回路を製作した
実施例の断面図。 １０１・・・・・・・・・コレクタ １０５・・・・・・・・・ペース ↓【↓ （ａ） （ｂ） 第 図 ４・・・・・・・・・エミッタ
テロ接合バイポーラトランジスタを製作した実施例の工
程断面図。 第２図は、第１図のｎｐｎ型へテロ接合バイポーラトラ
ンジスタのバンド図及びイオン打込み量の図。 第５図は本発明を用いて８１０Ｍ０！９回路を製作した
実施例の断面図。 １０１・・・・・・・・・コレクタ １０５・・・・・・・・・ペース ↓【↓ （ａ） （ｂ） 第 図 ４・・・・・・・・・エミッタ
Claims (1)
- ワイドギャップエミッタを持つヘテロ接合トランジス
タにおいて、イオン注入によってエミッタを非晶質化す
る工程を含むことを特徴とする半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040696A JPH02220444A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040696A JPH02220444A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220444A true JPH02220444A (ja) | 1990-09-03 |
Family
ID=12587722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040696A Pending JPH02220444A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590279A (ja) * | 1991-03-21 | 1993-04-09 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| EP1282158A1 (fr) * | 2001-07-31 | 2003-02-05 | STMicroelectronics S.A. | Prcédé de fabrication de transistor bipolaire dans une circuit intégré CMOS |
-
1989
- 1989-02-21 JP JP1040696A patent/JPH02220444A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590279A (ja) * | 1991-03-21 | 1993-04-09 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| EP1282158A1 (fr) * | 2001-07-31 | 2003-02-05 | STMicroelectronics S.A. | Prcédé de fabrication de transistor bipolaire dans une circuit intégré CMOS |
| FR2828331A1 (fr) * | 2001-07-31 | 2003-02-07 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire dans un circuit integre cmos |
| US6756279B2 (en) | 2001-07-31 | 2004-06-29 | Stmicroelectronics S.A. | Method for manufacturing a bipolar transistor in a CMOS integrated circuit |
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