JPH02220524A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPH02220524A JPH02220524A JP4246489A JP4246489A JPH02220524A JP H02220524 A JPH02220524 A JP H02220524A JP 4246489 A JP4246489 A JP 4246489A JP 4246489 A JP4246489 A JP 4246489A JP H02220524 A JPH02220524 A JP H02220524A
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- Japan
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- circuit
- signals
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- 238000006243 chemical reaction Methods 0.000 abstract description 13
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理回路に関し、特にディジタ
ル無線通信回線において用いられるディジタル信号処理
回路に関する。
ル無線通信回線において用いられるディジタル信号処理
回路に関する。
マイクロ波帯等のディジタル無線通信回線においては、
ディジタル多重化端局装置から入力された非同期ｍ列の
バイポーラ信号を符号変換器でユニポーラ信号へ変換し
たのち、各列ごとに設けられた同期化回路で同期化を行
ない、無線区間の監視および制御に必要なフレーム同期
信号、監視制御信号、パイティチエツク信号等の補助信
号を時分割で多重化して変調装置へ送っている。
ディジタル多重化端局装置から入力された非同期ｍ列の
バイポーラ信号を符号変換器でユニポーラ信号へ変換し
たのち、各列ごとに設けられた同期化回路で同期化を行
ない、無線区間の監視および制御に必要なフレーム同期
信号、監視制御信号、パイティチエツク信号等の補助信
号を時分割で多重化して変調装置へ送っている。
変調装置は、その変調方式により、入力すべき多重化信
号の列数ｎが□異る。例えば、変調方式が４相位相変調
方式であればｎ＝２であり、１６値直交振幅変調方式で
あればｎ＝４である。この列数ｎが上記の列数ｍと異る
ときは、ｍ列の多重化信号をｎ列に列変換する。
号の列数ｎが□異る。例えば、変調方式が４相位相変調
方式であればｎ＝２であり、１６値直交振幅変調方式で
あればｎ＝４である。この列数ｎが上記の列数ｍと異る
ときは、ｍ列の多重化信号をｎ列に列変換する。
第２図（ａ）は、これら同期化、多重化及び列変換を行
う従来のディジタル信号処理回路の一例のブロック図、
第２図（ｂ）は第２図（ａ＞に示す従来例の動作を説明
するためのタイムチャートである。
う従来のディジタル信号処理回路の一例のブロック図、
第２図（ｂ）は第２図（ａ＞に示す従来例の動作を説明
するためのタイムチャートである。
第２図（ａ）に示す従来例はｍ＝３．ｎ＝２の場合のも
のであり、以下説明する如く動作する。
のであり、以下説明する如く動作する。
ディジタル多重化端局装置（図示せず）から入力し符号
変換器（図示せず）にてバイポーラがらユニポーラに変
換された互いに非同期な情報信号１０１〜１０３は、各
々同期化回路６〜７へ入力する。同期化回路６〜８では
、デユーティ比５０％のクロックパルス１１６及び同期
化に必要な各種タイミングパルスをタイミングパルス発
生回路９から入力することで非同期３列の情報信号ｌ。
変換器（図示せず）にてバイポーラがらユニポーラに変
換された互いに非同期な情報信号１０１〜１０３は、各
々同期化回路６〜７へ入力する。同期化回路６〜８では
、デユーティ比５０％のクロックパルス１１６及び同期
化に必要な各種タイミングパルスをタイミングパルス発
生回路９から入力することで非同期３列の情報信号ｌ。
１〜１０３を同期化し、信号１１３〜１１５として出力
する（第２図（ｂ）参照）、これは従来より一般的によ
く知られている技術である。
する（第２図（ｂ）参照）、これは従来より一般的によ
く知られている技術である。
同期化された３列の信号１１３〜１１５は、多重化回路
１０において、タイミングパルス発生回路９からの制御
信号１１７のもとに、各種補助信号と多重化される。な
お、補助信号を挿入して多重化するための空きスロット
は同期化回路６〜８で設けられる。多重化された３列の
信号１１３〜１１５は、列変換回路１１において３列か
ら２列に列変換され、２列の多重化信号１１０，１１１
と多重化信号１１０，１１１のクロックパルス１１２と
が出力される。
１０において、タイミングパルス発生回路９からの制御
信号１１７のもとに、各種補助信号と多重化される。な
お、補助信号を挿入して多重化するための空きスロット
は同期化回路６〜８で設けられる。多重化された３列の
信号１１３〜１１５は、列変換回路１１において３列か
ら２列に列変換され、２列の多重化信号１１０，１１１
と多重化信号１１０，１１１のクロックパルス１１２と
が出力される。
上述した従来のディジタル信号処理回路は、同期多重化
操作と列変換の操作とを各々独立した回路で行なってお
り、回路規模が大きくなり、小型化、低価格化の点で不
利であるという問題がある。
操作と列変換の操作とを各々独立した回路で行なってお
り、回路規模が大きくなり、小型化、低価格化の点で不
利であるという問題がある。
本発明のディジタル信号処理回路は、ｍ（ｍは３以上の
自然数）列のディジタル情報信号を列間で同期化し、か
つ、補助信号を多重化するための空きスロットをそれぞ
れの列に設ける同期化回路と、この同期化回路の出力中
の前記空きスロットに前記補助信号を多重化しｎ（ｎは
２以上でありｍ未満の自然数）列に列変換する多重化回
路とを備えている。
自然数）列のディジタル情報信号を列間で同期化し、か
つ、補助信号を多重化するための空きスロットをそれぞ
れの列に設ける同期化回路と、この同期化回路の出力中
の前記空きスロットに前記補助信号を多重化しｎ（ｎは
２以上でありｍ未満の自然数）列に列変換する多重化回
路とを備えている。
次に、図面を参照して本発明について説明する。
第１図（ａ）は本発明の一実施例のブロック図、第１図
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャートである。
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャートである。
第１図に示す実施例は列変換が３列／２列の場合のもの
である。
である。
列変換後の多重化信号１１０，１１１の３ビツト長相当
の同期化用メモリ容量を有する同期化回路１〜３は、同
期化と同時に３列／２列の列変換をも考慮した同期／多
重化に必要な各種タイミングパルス１０７〜１０９（第
１図（ｂ）参照）をタイミングパルス発生回路４がら入
力することで、互いに非同期な３列の情報信号１０１〜
１０３を同期化し、列変換を考慮した信号１０４〜１０
６として出力する（第１図（ｂ）参照）、なお、補助信
号を挿入して多重化するための空きスロットも同期化と
同時に設けられる。
の同期化用メモリ容量を有する同期化回路１〜３は、同
期化と同時に３列／２列の列変換をも考慮した同期／多
重化に必要な各種タイミングパルス１０７〜１０９（第
１図（ｂ）参照）をタイミングパルス発生回路４がら入
力することで、互いに非同期な３列の情報信号１０１〜
１０３を同期化し、列変換を考慮した信号１０４〜１０
６として出力する（第１図（ｂ）参照）、なお、補助信
号を挿入して多重化するための空きスロットも同期化と
同時に設けられる。
同期化された３列の信号１０４〜１０６は、多重化回路
５においてタイミングパルス発生回路４からの制御信号
１１８のもとに、補助信号の多重化と同時に３列の信号
を順次選択して２列の信号に並びかえることにより、３
列から２列に列変換され、多重化信号１１０，１１１と
なる（第１図（ｂ）参照）。多重化信号１１０，１１１
及びこれらのクロックパルス１１２は、変調装置の変調
器（図示せず）へ送り出される。
５においてタイミングパルス発生回路４からの制御信号
１１８のもとに、補助信号の多重化と同時に３列の信号
を順次選択して２列の信号に並びかえることにより、３
列から２列に列変換され、多重化信号１１０，１１１と
なる（第１図（ｂ）参照）。多重化信号１１０，１１１
及びこれらのクロックパルス１１２は、変調装置の変調
器（図示せず）へ送り出される。
以上詳細に説明したように、本発明のディジタル信号処
理回路によれば、従来必要としていた独立の列変換回路
を用いることなく列変換を多重化回路で実現可能であり
、回路規模が小さくなって経済化が達成でき、又、小型
化にも有利になるという効果がある。
理回路によれば、従来必要としていた独立の列変換回路
を用いることなく列変換を多重化回路で実現可能であり
、回路規模が小さくなって経済化が達成でき、又、小型
化にも有利になるという効果がある。
第１図（ａ）は本発明の一実施例のブロック図、第１図
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャート、第２図（ａ）は従来のディジタル
信号処理回路の一例のブロック図、第２図（ｂ）は第２
図（ａ＞に示す従来例の動作を説明するためのタイムチ
ャートである。 １〜３・・・同期化回路、 ４・・・タイ ミンクパルス発 生回路、 ５・・・多重化回路。
（ｂ）は第１図（ａ）に示す実施例の動作を説明するた
めのタイムチャート、第２図（ａ）は従来のディジタル
信号処理回路の一例のブロック図、第２図（ｂ）は第２
図（ａ＞に示す従来例の動作を説明するためのタイムチ
ャートである。 １〜３・・・同期化回路、 ４・・・タイ ミンクパルス発 生回路、 ５・・・多重化回路。
Claims (1)
- ｍ（ｍは３以上の自然数）列のディジタル情報信号を列
間で同期化し、かつ、補助信号を多重化するための空き
スロットをそれぞれの列に設ける同期化回路と、この同
期化回路の出力中の前記空きスロットに前記補助信号を
多重化しｎ（ｎは２以上でありｍ未満の自然数）列に列
変換する多重化回路とを備えたことを特徴とするディジ
タル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246489A JPH0758946B2 (ja) | 1989-02-21 | 1989-02-21 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246489A JPH0758946B2 (ja) | 1989-02-21 | 1989-02-21 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02220524A true JPH02220524A (ja) | 1990-09-03 |
| JPH0758946B2 JPH0758946B2 (ja) | 1995-06-21 |
Family
ID=12636793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246489A Expired - Fee Related JPH0758946B2 (ja) | 1989-02-21 | 1989-02-21 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758946B2 (ja) |
-
1989
- 1989-02-21 JP JP4246489A patent/JPH0758946B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758946B2 (ja) | 1995-06-21 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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