JPH11330280A - チャネル消去／書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法 - Google Patents
チャネル消去／書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法Info
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- JPH11330280A JPH11330280A JP11069171A JP6917199A JPH11330280A JP H11330280 A JPH11330280 A JP H11330280A JP 11069171 A JP11069171 A JP 11069171A JP 6917199 A JP6917199 A JP 6917199A JP H11330280 A JPH11330280 A JP H11330280A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 隣接したソースまたはフラッシュメモリーセ
ルの操作に影響を及ぼさないフラッシュメモリーセル構
造および製造方法ならびに操作方法を提供することであ
る。 【解決手段】 スタックトゲートGおよび第１フィール
ド酸化膜21を有する基板20に形成されるものであって、
スタックトゲートGおよび第１フィールド酸化膜21間に
位置するとともに、ドレインとなる第１型イオンドーピ
ング領域25と、第１型イオンドーピング領域25に隣接
し、かつスタックトゲートGの下方に位置する浅い第２
型イオンドーピング領域26と、第１型イオンドーピング
領域25の下方に位置して、その一辺が第１フィールド酸
化膜21に連接し、その他辺が浅い第２型イオンドーピン
グ領域26に連接してウェルとなる深い第２型イオンドー
ピング領域27とから構成される。
ルの操作に影響を及ぼさないフラッシュメモリーセル構
造および製造方法ならびに操作方法を提供することであ
る。 【解決手段】 スタックトゲートGおよび第１フィール
ド酸化膜21を有する基板20に形成されるものであって、
スタックトゲートGおよび第１フィールド酸化膜21間に
位置するとともに、ドレインとなる第１型イオンドーピ
ング領域25と、第１型イオンドーピング領域25に隣接
し、かつスタックトゲートGの下方に位置する浅い第２
型イオンドーピング領域26と、第１型イオンドーピング
領域25の下方に位置して、その一辺が第１フィールド酸
化膜21に連接し、その他辺が浅い第２型イオンドーピン
グ領域26に連接してウェルとなる深い第２型イオンドー
ピング領域27とから構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
ーデバイスに関し、特に、フラッシュメモリーセル構造
の製造方法およびその操作方法に関する。
ーデバイスに関し、特に、フラッシュメモリーセル構造
の製造方法およびその操作方法に関する。
【０００２】
【従来の技術】図１（ａ）において、従来技術のフラッ
シュメモリーセル（flash memory cell）の構造は、基
板１０上においてドレイン１１およびソース１２をフィ
ールド酸化膜１３，１３間に設けるとともに、１組のス
タックトゲート（stacked gate）を形成して、制御ゲー
ト（controlling gate）１４ならびにフローティングゲ
ート（floating gate）１５とするものであった。ゲー
ト電圧ＶＧを制御ゲート１４に印加して、このフラッシ
ュメモリーセルを制御すると同時に、フローティングゲ
ート１５を浮遊状態として、外部と絶縁していた。ま
た、基板１０とドレイン１１とソース１２との間にイオ
ン注入してＰ型ウェル（P-well）１６を形成していた。
シュメモリーセル（flash memory cell）の構造は、基
板１０上においてドレイン１１およびソース１２をフィ
ールド酸化膜１３，１３間に設けるとともに、１組のス
タックトゲート（stacked gate）を形成して、制御ゲー
ト（controlling gate）１４ならびにフローティングゲ
ート（floating gate）１５とするものであった。ゲー
ト電圧ＶＧを制御ゲート１４に印加して、このフラッシ
ュメモリーセルを制御すると同時に、フローティングゲ
ート１５を浮遊状態として、外部と絶縁していた。ま
た、基板１０とドレイン１１とソース１２との間にイオ
ン注入してＰ型ウェル（P-well）１６を形成していた。
【０００３】この図１（ａ）は、フラッシュメモリーセ
ルのコーディング操作を図示したもので、ゲート電圧Ｖ
Ｇ＝−９Ｖを制御ゲート１４に印加し、ドレイン１１に
ドレイン電圧ＶＤ＝６Ｖを印加し、ソース１２には電圧
を印加せず、基板１０に基板電圧ＶＢ＝０Ｖを印加して
いた。これによりフローティングゲート１５中の電子
（ｅ−）をエッジ・ファウラー・ノルドハイム効果（ed
ge Fowler-Nordheim effect）によりフローティングゲ
ート１５からドレイン１１に移動させることで、フラッ
シュメモリーセルをコーディングしていた。しかし、ド
レイン１１に電圧を印加する時、この電圧がドレイン１
１の外部に空乏領域（depletion region）１７を形成さ
せるとともに、ホットエレクトロンホール（ｅ＋）を発
生させ、横型電界（lateral electric field）の作用に
より、ホットホール注入（hot holeinjection）現象が
発生していた。そして、このホットホール注入が、フラ
ッシュメモリーセルの正常な操作に深刻な影響を及ぼす
ものとなっていた。
ルのコーディング操作を図示したもので、ゲート電圧Ｖ
Ｇ＝−９Ｖを制御ゲート１４に印加し、ドレイン１１に
ドレイン電圧ＶＤ＝６Ｖを印加し、ソース１２には電圧
を印加せず、基板１０に基板電圧ＶＢ＝０Ｖを印加して
いた。これによりフローティングゲート１５中の電子
（ｅ−）をエッジ・ファウラー・ノルドハイム効果（ed
ge Fowler-Nordheim effect）によりフローティングゲ
ート１５からドレイン１１に移動させることで、フラッ
シュメモリーセルをコーディングしていた。しかし、ド
レイン１１に電圧を印加する時、この電圧がドレイン１
１の外部に空乏領域（depletion region）１７を形成さ
せるとともに、ホットエレクトロンホール（ｅ＋）を発
生させ、横型電界（lateral electric field）の作用に
より、ホットホール注入（hot holeinjection）現象が
発生していた。そして、このホットホール注入が、フラ
ッシュメモリーセルの正常な操作に深刻な影響を及ぼす
ものとなっていた。
【０００４】図１（ｂ）において、上述した従来技術の
課題を解決するための改良された操作方法を示すと、ド
レイン１１とＰ型ウェル１６とを短絡連接して、同一の
電圧、例えばＶＤ＝６Ｖを印加するとともに、チャネル
・ファウラー・ノルドハイム効果（channel Fowler-Nor
dheim effect）を利用して、このフラッシュメモリーセ
ルを操作するものであった。従って、ドレイン１１とＰ
型ウェル１６との界面には空乏領域が形成されず、ホッ
トエレクトロンホールも発生しなかった。
課題を解決するための改良された操作方法を示すと、ド
レイン１１とＰ型ウェル１６とを短絡連接して、同一の
電圧、例えばＶＤ＝６Ｖを印加するとともに、チャネル
・ファウラー・ノルドハイム効果（channel Fowler-Nor
dheim effect）を利用して、このフラッシュメモリーセ
ルを操作するものであった。従って、ドレイン１１とＰ
型ウェル１６との界面には空乏領域が形成されず、ホッ
トエレクトロンホールも発生しなかった。
【０００５】
【発明が解決しようとする課題】このように、チャネル
・ファウラー・ノルドハイム効果を利用してフラッシュ
メモリーセルを操作することにより課題を解決すること
ができたが、ドレイン１１とＰ型ウェル１６とを短絡連
接するものであり、Ｐ型ウェル１６が基板１０中に配置
される構造であるため、隣接するソース１２に影響を及
ぼしたり、または隣接するフラッシュメモリーセルの正
常な操作に影響を及ぼすものとなっていた。
・ファウラー・ノルドハイム効果を利用してフラッシュ
メモリーセルを操作することにより課題を解決すること
ができたが、ドレイン１１とＰ型ウェル１６とを短絡連
接するものであり、Ｐ型ウェル１６が基板１０中に配置
される構造であるため、隣接するソース１２に影響を及
ぼしたり、または隣接するフラッシュメモリーセルの正
常な操作に影響を及ぼすものとなっていた。
【０００６】図１（ｃ）において、従来技術を示す図１
（ａ）および図１（ｂ）のフラッシュメモリーセル構造
の平面図を図示すると、このフラッシュメモリーセルの
能動領域がフィールド酸化膜１３だけで両サイドから素
子分離されていることが分かる。フラッシュメモリーセ
ルのドレイン電流経路をＡで示しているが、従来の経路
（ドレインからソースへ）が比較的長かったので、効率
が低いものとなるという欠点があった。しかも、フラッ
シュメモリーセルのサイズが縮小して集積密度が向上し
てくると、ソースとドレインとが接近し過ぎて連通して
しまうので、その集積密度には一定の制限が存在してい
た。
（ａ）および図１（ｂ）のフラッシュメモリーセル構造
の平面図を図示すると、このフラッシュメモリーセルの
能動領域がフィールド酸化膜１３だけで両サイドから素
子分離されていることが分かる。フラッシュメモリーセ
ルのドレイン電流経路をＡで示しているが、従来の経路
（ドレインからソースへ）が比較的長かったので、効率
が低いものとなるという欠点があった。しかも、フラッ
シュメモリーセルのサイズが縮小して集積密度が向上し
てくると、ソースとドレインとが接近し過ぎて連通して
しまうので、その集積密度には一定の制限が存在してい
た。
【０００７】つまり、従来のフラッシュメモリーセル構
造には、集積密度において制限を受けるという欠点があ
り、また、ドレインとＰ型ウェルとを短絡連接した場
合、フラッシュメモリーセルの操作に影響を及ぼすとと
もに、ドレイン電流経路が長すぎたり短すぎたりすると
いう欠点があった。
造には、集積密度において制限を受けるという欠点があ
り、また、ドレインとＰ型ウェルとを短絡連接した場
合、フラッシュメモリーセルの操作に影響を及ぼすとと
もに、ドレイン電流経路が長すぎたり短すぎたりすると
いう欠点があった。
【０００８】そこで、この発明の目的は、チャネル消去
／書込によるフラッシュメモリーセル構造において、従
来技術のドレインおよびＰ型ウェルの短絡連接による隣
接したソースまたは隣接したフラッシュメモリーセルの
正常な操作に影響を及ぼすことを有効に回避することに
ある。そして、この発明の別な目的は、チャネル消去／
書込によるフラッシュメモリーセル構造に対応した製造
方法を提供することにある。さらに、この発明の他の目
的は、チャネル消去／書込によるフラッシュメモリーセ
ル構造に対応した操作方法を提供することにある。
／書込によるフラッシュメモリーセル構造において、従
来技術のドレインおよびＰ型ウェルの短絡連接による隣
接したソースまたは隣接したフラッシュメモリーセルの
正常な操作に影響を及ぼすことを有効に回避することに
ある。そして、この発明の別な目的は、チャネル消去／
書込によるフラッシュメモリーセル構造に対応した製造
方法を提供することにある。さらに、この発明の他の目
的は、チャネル消去／書込によるフラッシュメモリーセ
ル構造に対応した操作方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決し、所望
の目的を達成するために、この発明にかかるチャネル消
去／書込によるフラッシュメモリーセル構造において、
先ずドレインならびにソースを形成する、例えばＮ型の
イオンをドーピングする前に、ドレインおよびソースと
は異なる、例えばＰ型のイオンをドーピングして、深さ
が浅い（shallow）ドーピング領域を形成する。次に、
Ｎ型イオンを注入してフラッシュメモリーセルのドレイ
ンとするとともに、このドレインの下方に深さが深い
（deep）Ｐ型ドーピング領域を形成し、Ｐ型ウェルとす
る。１つのＰ型ウェルが１つのドレインドーピング領域
に対応するだけなので、Ｐ型ウェルおよびドレインドー
ピング領域を短絡連接することができるだけでなく、ソ
ースまたは隣接したフラッシュメモリーセルの正常な操
作に影響を及ぼすことがない。また、このようなフラッ
シュメモリーセル構造に対応して、製造方法ならびに操
作方法も同様に導き出すことができる。
の目的を達成するために、この発明にかかるチャネル消
去／書込によるフラッシュメモリーセル構造において、
先ずドレインならびにソースを形成する、例えばＮ型の
イオンをドーピングする前に、ドレインおよびソースと
は異なる、例えばＰ型のイオンをドーピングして、深さ
が浅い（shallow）ドーピング領域を形成する。次に、
Ｎ型イオンを注入してフラッシュメモリーセルのドレイ
ンとするとともに、このドレインの下方に深さが深い
（deep）Ｐ型ドーピング領域を形成し、Ｐ型ウェルとす
る。１つのＰ型ウェルが１つのドレインドーピング領域
に対応するだけなので、Ｐ型ウェルおよびドレインドー
ピング領域を短絡連接することができるだけでなく、ソ
ースまたは隣接したフラッシュメモリーセルの正常な操
作に影響を及ぼすことがない。また、このようなフラッ
シュメモリーセル構造に対応して、製造方法ならびに操
作方法も同様に導き出すことができる。
【００１０】
【発明の実施の形態】以下、この発明にかかる好適な実
施形態を図面に基づいて説明する。図２（ａ）におい
て、基板２０には、第１フィールド酸化膜２１と、スタ
ックトゲートＧとが形成され、第１フィールド酸化膜２
１の下方にはチャネルストップ膜２２が形成されてお
り、このチャネルストップ膜２２をＮ型イオンドーピン
グ領域とすることができる。スタックトゲートＧは、一
般のフラッシュメモリーと同様に、制御ゲート２３およ
びフローティングゲート２４からなっている。そして、
このフラッシュメモリーセル構造は、第１型イオンドー
ピング領域２５と、浅い第２型イオンドーピング領域２
６と、深い第２型イオンドーピング領域２７とを備えて
いる。第１型イオンドーピング領域２５は、Ｎ型イオン
ドーピング領域２５とすることができ、第１フィールド
酸化膜２１とスタックトゲートＧとの間にあり、このフ
ラッシュメモリーセルのドレイン２５とすることができ
る。また、浅い第２型イオンドーピング領域２６は、浅
いＰ型イオンドーピング領域２６とすることができ、Ｎ
型イオンドーピング領域２５付近で、かつスタックトゲ
ートＧの下方に形成することができる。さらに、深い第
２型イオンドーピング領域２７は、浅いＰ型イオンドー
ピング領域２６と同じイオンであり、Ｎ型イオンドーピ
ング領域２５の下方にあって、一辺が第１フィールド酸
化膜２１に接し、他辺が浅いＰ型イオンドーピング領域
２６に接し、そのドーピング深さが浅いＰ型イオンドー
ピング領域２６よりも遥かに大きなものとなって、Ｐ型
ウェル２７となっている。
施形態を図面に基づいて説明する。図２（ａ）におい
て、基板２０には、第１フィールド酸化膜２１と、スタ
ックトゲートＧとが形成され、第１フィールド酸化膜２
１の下方にはチャネルストップ膜２２が形成されてお
り、このチャネルストップ膜２２をＮ型イオンドーピン
グ領域とすることができる。スタックトゲートＧは、一
般のフラッシュメモリーと同様に、制御ゲート２３およ
びフローティングゲート２４からなっている。そして、
このフラッシュメモリーセル構造は、第１型イオンドー
ピング領域２５と、浅い第２型イオンドーピング領域２
６と、深い第２型イオンドーピング領域２７とを備えて
いる。第１型イオンドーピング領域２５は、Ｎ型イオン
ドーピング領域２５とすることができ、第１フィールド
酸化膜２１とスタックトゲートＧとの間にあり、このフ
ラッシュメモリーセルのドレイン２５とすることができ
る。また、浅い第２型イオンドーピング領域２６は、浅
いＰ型イオンドーピング領域２６とすることができ、Ｎ
型イオンドーピング領域２５付近で、かつスタックトゲ
ートＧの下方に形成することができる。さらに、深い第
２型イオンドーピング領域２７は、浅いＰ型イオンドー
ピング領域２６と同じイオンであり、Ｎ型イオンドーピ
ング領域２５の下方にあって、一辺が第１フィールド酸
化膜２１に接し、他辺が浅いＰ型イオンドーピング領域
２６に接し、そのドーピング深さが浅いＰ型イオンドー
ピング領域２６よりも遥かに大きなものとなって、Ｐ型
ウェル２７となっている。
【００１１】なお、この発明によれば、ソースがドレイ
ンの反対側にある必要はなく、理論上は、ソースを任意
の位置に配置することができる。図２（ｂ）（ｃ）で
は、ソースがドレインの反対側にある実施例を示してい
るが、この発明は、この実施例に限定されるものではな
い。
ンの反対側にある必要はなく、理論上は、ソースを任意
の位置に配置することができる。図２（ｂ）（ｃ）で
は、ソースがドレインの反対側にある実施例を示してい
るが、この発明は、この実施例に限定されるものではな
い。
【００１２】図２（ｂ）において、図示した構造は、従
来技術の構造に類似しているが、ソースドーピング領域
２８が浅いＰ型イオンドーピング領域２６付近に形成さ
れて、ソース２８となるとともに、ソース２８の下方に
ソース２８と同じイオンがドーピングされて、濃度が小
さい浅いドーピング領域２９となっている。
来技術の構造に類似しているが、ソースドーピング領域
２８が浅いＰ型イオンドーピング領域２６付近に形成さ
れて、ソース２８となるとともに、ソース２８の下方に
ソース２８と同じイオンがドーピングされて、濃度が小
さい浅いドーピング領域２９となっている。
【００１３】図２（ｃ）において、図２（ｂ）の浅いド
ーピング領域２９をＬＤＤ（Lightly Doped Drain）構
造のドーピング領域２９´，２９´に置き換えた構造を
示す。
ーピング領域２９をＬＤＤ（Lightly Doped Drain）構
造のドーピング領域２９´，２９´に置き換えた構造を
示す。
【００１４】図２（ｄ）において、別な構造を示すと、
浅いＰ型イオンドーピング領域２６とソース２８との間
に、第２フィールド酸化膜２１´ならびに第２Ｎ型イオ
ンチャネルストップ膜２２´を形成しており、この第２
Ｎ型イオンチャネルストップ膜２２´が第２フィールド
酸化膜２１´の下方に位置している。
浅いＰ型イオンドーピング領域２６とソース２８との間
に、第２フィールド酸化膜２１´ならびに第２Ｎ型イオ
ンチャネルストップ膜２２´を形成しており、この第２
Ｎ型イオンチャネルストップ膜２２´が第２フィールド
酸化膜２１´の下方に位置している。
【００１５】図３において、ソースを図示していない
が、ワード線（word line）である制御ゲート２４と、
フローティングゲート２４と、ドレイン２５とを備える
フラッシュメモリーセルをフィールド酸化膜２１により
素子分離しており、能動領域が３面をフィールド酸化膜
２１で囲まれ、このフィールド酸化膜２１の下方には、
ソース（図示せず）ならびにドレイン２５と同じイオン
をドーピングしたチャネルストップ膜（図示せず）を形
成している。この構造において、電子をフローティング
ゲート２４からチャネルを介してソースへ注入、あるい
は電子をドレインからチャネルを介してソースへ伝送す
る時、そのルートが、従来技術と同じ経路Ａのほかに、
経路Ｂも存在する。電子は、フィールド酸化膜２１下方
のチャネルストップ膜を経てソースに伝送される。ソー
スは、必要に応じてその位置を選択することができるの
で、そのドレイン電流の経路には選択性が存在する。ま
た、ドレイン電流（drain current）の大きさは、経路
の広さに正比例し、その長さに反比例するので、比較的
短い経路Ｂにより比較的大きなドレイン電流となる。さ
らに、この発明にかかるフラッシュメモリーセル構造で
は、ソースの位置に対する制限がないので、集積密度が
向上した時、ドレイン電流がフィールド酸化膜２１下方
のチャネルストップ膜を経て電子をソースへ伝送するこ
とができるとともに、従来技術のようなソースとドレイ
ンとが連通してしまう問題が発生しないから、集積密度
を向上させることができる。
が、ワード線（word line）である制御ゲート２４と、
フローティングゲート２４と、ドレイン２５とを備える
フラッシュメモリーセルをフィールド酸化膜２１により
素子分離しており、能動領域が３面をフィールド酸化膜
２１で囲まれ、このフィールド酸化膜２１の下方には、
ソース（図示せず）ならびにドレイン２５と同じイオン
をドーピングしたチャネルストップ膜（図示せず）を形
成している。この構造において、電子をフローティング
ゲート２４からチャネルを介してソースへ注入、あるい
は電子をドレインからチャネルを介してソースへ伝送す
る時、そのルートが、従来技術と同じ経路Ａのほかに、
経路Ｂも存在する。電子は、フィールド酸化膜２１下方
のチャネルストップ膜を経てソースに伝送される。ソー
スは、必要に応じてその位置を選択することができるの
で、そのドレイン電流の経路には選択性が存在する。ま
た、ドレイン電流（drain current）の大きさは、経路
の広さに正比例し、その長さに反比例するので、比較的
短い経路Ｂにより比較的大きなドレイン電流となる。さ
らに、この発明にかかるフラッシュメモリーセル構造で
は、ソースの位置に対する制限がないので、集積密度が
向上した時、ドレイン電流がフィールド酸化膜２１下方
のチャネルストップ膜を経て電子をソースへ伝送するこ
とができるとともに、従来技術のようなソースとドレイ
ンとが連通してしまう問題が発生しないから、集積密度
を向上させることができる。
【００１６】図４（ａ）（ｂ）において、この発明にか
かるフラッシュメモリーセル構造につき、ドレイン２５
およびＰ型ウェル２７を電気的な短絡、例えば金属コン
タクト（metal contact）３０により短絡連接すること
ができる。図４（ａ）の場合、金属コンタクト３０でド
レイン２５およびＰ型ウェル２７の界面を貫通して短絡
連接することができ、図４（ｂ）の場合、外部に露出さ
れたドレイン２５およびＰ型ウェル２７を金属コンタク
ト３０で短絡連接することができる。
かるフラッシュメモリーセル構造につき、ドレイン２５
およびＰ型ウェル２７を電気的な短絡、例えば金属コン
タクト（metal contact）３０により短絡連接すること
ができる。図４（ａ）の場合、金属コンタクト３０でド
レイン２５およびＰ型ウェル２７の界面を貫通して短絡
連接することができ、図４（ｂ）の場合、外部に露出さ
れたドレイン２５およびＰ型ウェル２７を金属コンタク
ト３０で短絡連接することができる。
【００１７】図５と図６とにおいて、この発明にかかる
フラッシュメモリーセル構造に対応する製造方法を説明
する。先ず図５（ａ）において、基板４０に窒化シリコ
ン膜４１により能動領域をパターニングし、窒化シリコ
ン膜４１で被覆されていない領域に第１第１型イオンド
ーピング領域４２を形成するが、リン等のV族元素であ
るＮ型イオンを使用して、Ｎ型チャネルストップ膜４２
とすることができる。次に、図５（ｂ）において、Ｎ型
チャネルストップ膜４２の上方にフィールド酸化膜（fi
eld oxide）４３を形成してから、窒化シリコン膜４１
を除去する。そして、図５（ｃ）において、フィールド
酸化膜４３間の能動領域に浅い第２型イオンドーピング
領域４４を形成するが、ホウ素等のIII族元素であるＰ
型イオンを使用することができる。浅い第２型イオンド
ーピング領域４４の図右側の上方にポリシリコンにより
フラッシュメモリーセルの制御ゲート４６およびフロー
ティングゲート４７を形成する。
フラッシュメモリーセル構造に対応する製造方法を説明
する。先ず図５（ａ）において、基板４０に窒化シリコ
ン膜４１により能動領域をパターニングし、窒化シリコ
ン膜４１で被覆されていない領域に第１第１型イオンド
ーピング領域４２を形成するが、リン等のV族元素であ
るＮ型イオンを使用して、Ｎ型チャネルストップ膜４２
とすることができる。次に、図５（ｂ）において、Ｎ型
チャネルストップ膜４２の上方にフィールド酸化膜（fi
eld oxide）４３を形成してから、窒化シリコン膜４１
を除去する。そして、図５（ｃ）において、フィールド
酸化膜４３間の能動領域に浅い第２型イオンドーピング
領域４４を形成するが、ホウ素等のIII族元素であるＰ
型イオンを使用することができる。浅い第２型イオンド
ーピング領域４４の図右側の上方にポリシリコンにより
フラッシュメモリーセルの制御ゲート４６およびフロー
ティングゲート４７を形成する。
【００１８】図６（ａ）において、浅い第１型イオンド
ーピング領域４４の図左側に第２第１型イオンドーピン
グ領域４５、つまり第２Ｎ型イオンドーピング領域４５
を形成してフラッシュメモリーセルのドレイン４５とす
る。最後に、図６（ｂ）において、第２Ｎ型イオンドー
ピング領域４５、つまりドレイン４５の下方に深いＰ型
イオンドーピング領域４８を形成して、フラッシュメモ
リーセルのＰ型ウェル４８とする。この深いＰ型イオン
ドーピング領域４８、つまりＰ型ウェル４８のドーピン
グ深さは、浅い第２型イオンドーピング領域４４のドー
ピング深さよりも遥かに大きいものである。また、図４
の２つの実施例と同様に、電気的な短絡、例えば金属コ
ンタクト（metal contact）を使用して、ドレイン４５
とＰ型ウェル４８とを短絡連接することもできる。
ーピング領域４４の図左側に第２第１型イオンドーピン
グ領域４５、つまり第２Ｎ型イオンドーピング領域４５
を形成してフラッシュメモリーセルのドレイン４５とす
る。最後に、図６（ｂ）において、第２Ｎ型イオンドー
ピング領域４５、つまりドレイン４５の下方に深いＰ型
イオンドーピング領域４８を形成して、フラッシュメモ
リーセルのＰ型ウェル４８とする。この深いＰ型イオン
ドーピング領域４８、つまりＰ型ウェル４８のドーピン
グ深さは、浅い第２型イオンドーピング領域４４のドー
ピング深さよりも遥かに大きいものである。また、図４
の２つの実施例と同様に、電気的な短絡、例えば金属コ
ンタクト（metal contact）を使用して、ドレイン４５
とＰ型ウェル４８とを短絡連接することもできる。
【００１９】さて、この発明にかかるフラッシュメモリ
ーセル構造に対応する操作を説明すると、ファウラー・
ノルドハイム・トンネル効果（Fowler-Nordheim tunnel
ingeffect）の原理を利用して、フラッシュメモリーセ
ルに対するコーディング、消去、読取などの操作を行う
ものである。
ーセル構造に対応する操作を説明すると、ファウラー・
ノルドハイム・トンネル効果（Fowler-Nordheim tunnel
ingeffect）の原理を利用して、フラッシュメモリーセ
ルに対するコーディング、消去、読取などの操作を行う
ものである。
【００２０】図７において、フラッシュメモリーセル５
０の制御ゲート、ソース、ドレインにそれぞれワード線
電圧ＶＷＬ、ソース電圧ＶＳＬ、ビット線電圧ＶＢＬを
それぞれ印加するが、ビット線電圧ＶＢＬはフラッシュ
メモリーセル５０のＰ型ウェルと短絡連接されている。
０の制御ゲート、ソース、ドレインにそれぞれワード線
電圧ＶＷＬ、ソース電圧ＶＳＬ、ビット線電圧ＶＢＬを
それぞれ印加するが、ビット線電圧ＶＢＬはフラッシュ
メモリーセル５０のＰ型ウェルと短絡連接されている。
【００２１】図７（１）において、フラッシュメモリー
セル５０に対して消去操作を実行したい時には、そのワ
ード線電圧ＶＷＬを高電位電圧、例えばＶＷＬ＝１０〜
１８Ｖとし、ソースにワード線電圧より低いソース電
圧、例えばＶＳＬ＝−８〜０Ｖとし、ビット線電圧を未
接続状態に維持する。これにより、電子をフラッシュメ
モリーセル５０のフローティングゲートに注入して、消
去操作を実行することができる。
セル５０に対して消去操作を実行したい時には、そのワ
ード線電圧ＶＷＬを高電位電圧、例えばＶＷＬ＝１０〜
１８Ｖとし、ソースにワード線電圧より低いソース電
圧、例えばＶＳＬ＝−８〜０Ｖとし、ビット線電圧を未
接続状態に維持する。これにより、電子をフラッシュメ
モリーセル５０のフローティングゲートに注入して、消
去操作を実行することができる。
【００２２】図７（２）において、フラッシュメモリー
セル５０に対してコーディング操作を実行したい時に
は、ワード線電圧ＶＷＬを低電位電圧、例えばＶＷＬ＝
−１０Ｖとし、ビット線電圧をワード線電圧より高い電
圧、例えばＶＢＬ＝８Ｖとし、ソース電圧を未接続状態
に維持する。これにより、電子をフローティングゲート
からチャネルを介してフラッシュメモリーセル５０へ放
出して、コーディング操作を実行することができる。
セル５０に対してコーディング操作を実行したい時に
は、ワード線電圧ＶＷＬを低電位電圧、例えばＶＷＬ＝
−１０Ｖとし、ビット線電圧をワード線電圧より高い電
圧、例えばＶＢＬ＝８Ｖとし、ソース電圧を未接続状態
に維持する。これにより、電子をフローティングゲート
からチャネルを介してフラッシュメモリーセル５０へ放
出して、コーディング操作を実行することができる。
【００２３】図７（３）において、フラッシュメモリー
セル５０に対して読取操作を実行したい時には、ワード
線にワード線電圧ＶＷＬ、例えば３〜５Ｖを印加し、ソ
ース電圧ＶＳＬをワード線電圧より低い電圧、例えばＶ
ＳＬ＝０〜２Ｖとし、ビット線電圧ＶＢＬをソース電圧
より低い電圧、例えば−２から０Ｖとする。これによ
り、フラッシュメモリーセル５０の読取操作を実行する
ことができる。
セル５０に対して読取操作を実行したい時には、ワード
線にワード線電圧ＶＷＬ、例えば３〜５Ｖを印加し、ソ
ース電圧ＶＳＬをワード線電圧より低い電圧、例えばＶ
ＳＬ＝０〜２Ｖとし、ビット線電圧ＶＢＬをソース電圧
より低い電圧、例えば−２から０Ｖとする。これによ
り、フラッシュメモリーセル５０の読取操作を実行する
ことができる。
【００２４】以上のごとく、この発明を好適な実施例に
より開示したが、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに修正が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならない。
より開示したが、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに修正が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならない。
【００２５】
【発明の効果】上記説明の構成により、この発明は、各
ドレインが各ウェルに対応しており、ドレインとウェル
とを短絡連接させることができるばかりではなく、従来
技術のウェルのように基板に拡散して隣接したソースま
たはフラッシュメモリーセルの正常な操作に影響を及ぼ
すこともない。また、独立したソースを備えて、フラッ
シュメモリーセルのソースをドレインの反対側に限定す
る必要がなく、設計ニーズに応じた任意の位置に形成す
ることができる。そして、従来技術のように集積密度が
上昇した時にソースとドレインとの連通現象が発生しな
いので、集積密度を向上させることができる。従って、
産業上の利用価値が高いものである。
ドレインが各ウェルに対応しており、ドレインとウェル
とを短絡連接させることができるばかりではなく、従来
技術のウェルのように基板に拡散して隣接したソースま
たはフラッシュメモリーセルの正常な操作に影響を及ぼ
すこともない。また、独立したソースを備えて、フラッ
シュメモリーセルのソースをドレインの反対側に限定す
る必要がなく、設計ニーズに応じた任意の位置に形成す
ることができる。そして、従来技術のように集積密度が
上昇した時にソースとドレインとの連通現象が発生しな
いので、集積密度を向上させることができる。従って、
産業上の利用価値が高いものである。
【図１】 従来技術にかかるフラッシュメモリーセルの
構造および操作を示す断面図である。
構造および操作を示す断面図である。
【図２】 従来技術にかかる他のフラッシュメモリーセ
ルの構造および操作を示す断面図である。
ルの構造および操作を示す断面図である。
【図３】 従来技術にかかるフラッシュメモリーセル構
造を示す平面図である。
造を示す平面図である。
【図４】 本発明にかかる実施形態であるフラッシュメ
モリーセル構造を示す断面図である。
モリーセル構造を示す断面図である。
【図５】 本発明にかかる他の実施形態であるフラッシ
ュメモリーセル構造を示す断面図である。
ュメモリーセル構造を示す断面図である。
【図６】 本発明にかかる他の実施形態であるフラッシ
ュメモリーセル構造を示す断面図である。
ュメモリーセル構造を示す断面図である。
【図７】 本発明にかかる他の実施形態であるフラッシ
ュメモリーセル構造を示す断面図である。
ュメモリーセル構造を示す断面図である。
【図８】 本発明にかかる実施形態であるフラッシュメ
モリーセル構造を示す平面図である。
モリーセル構造を示す平面図である。
【図９】 本発明にかかる実施形態であるフラッシュメ
モリーセル構造におけるドレインとｐ型ウェルの金属コ
ンタクトを示す断面図である。
モリーセル構造におけるドレインとｐ型ウェルの金属コ
ンタクトを示す断面図である。
【図１０】 本発明にかかる実施形態であるフラッシュ
メモリーセル構造におけるドレインとｐ型ウェルの他の
金属コンタクトを示す断面図である。
メモリーセル構造におけるドレインとｐ型ウェルの他の
金属コンタクトを示す断面図である。
【図１１】 本発明にかかるフラッシュメモリーセル構
造の製造方法における活性領域をパターニングするステ
ップ、および、第１第１型イオンドーピング領域を形成
するステップを説明するための図である。
造の製造方法における活性領域をパターニングするステ
ップ、および、第１第１型イオンドーピング領域を形成
するステップを説明するための図である。
【図１２】 本発明にかかるフラッシュメモリーセル構
造の製造方法における第１第１型イオンドーピング領域
の上方にフィールド酸化膜を形成するステップを説明す
るための図である。
造の製造方法における第１第１型イオンドーピング領域
の上方にフィールド酸化膜を形成するステップを説明す
るための図である。
【図１３】 本発明にかかるフラッシュメモリーセル構
造の製造方法におけるフィールド酸化膜間に浅い第２型
イオンドーピング領域を形成するステップ、および、そ
の浅い第２型イオンドーピング領域の他サイドの上方に
前記フラッシュメモリーセルの制御ゲートおよびフロー
ティングゲートを形成するステップとを説明するための
図である。
造の製造方法におけるフィールド酸化膜間に浅い第２型
イオンドーピング領域を形成するステップ、および、そ
の浅い第２型イオンドーピング領域の他サイドの上方に
前記フラッシュメモリーセルの制御ゲートおよびフロー
ティングゲートを形成するステップとを説明するための
図である。
【図１４】 本発明にかかるフラッシュメモリーセル構
造の製造方法におけ浅い第２型イオンドーピング領域の
一サイドに第２第１型イオンドーピング領域を形成し
て、フラッシュメモリーセルのドレインとするステップ
を説明するための図である。
造の製造方法におけ浅い第２型イオンドーピング領域の
一サイドに第２第１型イオンドーピング領域を形成し
て、フラッシュメモリーセルのドレインとするステップ
を説明するための図である。
【図１５】 本発明にかかるフラッシュメモリーセル構
造の製造方法における第２第１型イオンドーピング領域
の下方に深い第２型イオンドーピング領域を形成して、
前記フラッシュメモリーセルの第２型ウェルとするステ
ップを説明するための図である。
造の製造方法における第２第１型イオンドーピング領域
の下方に深い第２型イオンドーピング領域を形成して、
前記フラッシュメモリーセルの第２型ウェルとするステ
ップを説明するための図である。
【図１６】 本発明にかかる実施形態のフラッシュメモ
リーセル構造の操作方法を説明するための等価回路図で
ある。
リーセル構造の操作方法を説明するための等価回路図で
ある。
２０ 基板 ２１ フィールド酸化膜 ２２ Ｎ型チャネルストップ膜 ２３ 制御ゲート ２４ フローティングゲート ２５ ドレイン ２６ 浅いＰ型ドーピング領域 ２７ 深いＰ型ドーピング領域（Ｐ型ウェル） ２８ ソース ２９ 浅いドーピング領域 ３０ 金属コンタクト ４０ 基板 ４１ 窒化シリコン膜 ４２ Ｎ型チャネルストップ膜 ４３ フィールド酸化膜 ４４ 浅いＰ型ドーピング領域 ４５ Ｎ型ドーピング領域（ソース） ４６ 制御ゲート ４７ フローリングゲート ４８ 深いＰ型ドーピング領域（Ｐ型ウェル） ５０ フラッシュメモリーセル
Claims (18)
- 【請求項１】 スタックトゲートおよび第１フィールド
酸化膜を有する基板に形成されるものであって、 前記スタックトゲートおよび第１フィールド酸化膜間に
位置するとともに、ドレインとなる第１型イオンドーピ
ング領域と、 前記第１型イオンドーピング領域に隣接し、かつ前記ス
タックトゲートの下方に位置する浅い第２型イオンドー
ピング領域と、 前記第１型イオンドーピング領域の下方に位置して、そ
の一辺が前記第１フィールド酸化膜に連接し、その他辺
が前記した浅い第２型イオンドーピング領域に連接して
第２型ウェルとなる深い第２型イオンドーピング領域と
を具備するチャネル消去／書込によるフラッシュメモリ
ーセル構造。 - 【請求項２】 上記したチャネル消去／書込によるフラ
ッシュメモリーセル構造が、さらに、ソースドーピング
領域を備え、上記した浅い第２型イオンドーピング領域
の近辺をドーピングしてフラッシュメモリーセルのソー
スとするものである請求項１記載のチャネル消去／書込
によるフラッシュメモリーセル構造。 - 【請求項３】 上記したチャネル消去／書込によるフラ
ッシュメモリーセル構造が、さらに、第２フィールド酸
化膜と第１型イオンチャネルストップ膜とを設け、これ
ら第２フィールド酸化膜と第１型イオンチャネルストッ
プ膜とが、上記ソースドーピング領域と上記した浅い第
２型イオンドーピング領域との間に位置し、かつ前記第
１型イオンチャネルストップ膜が前記第２フィールド酸
化膜の下方に位置するものである請求項１または２記載
のチャネル消去／書込によるフラッシュメモリーセル構
造。 - 【請求項４】 浅い第２型イオンドーピング領域を形成
するステップと、 前記した浅い第２型イオンドーピング領域の一サイドに
第１型イオンドーピング領域を形成して、フラッシュメ
モリーセルのドレインとするステップと、 前記第１型イオンドーピング領域の下方に深い第２型オ
ンドーピング領域を形成して前記フラッシュメモリーセ
ルの第２型ウェルとするとともに、前記した深い第２型
イオンドーピング領域の深さを前記した浅い第２型イオ
ンドーピング領域よりも遥かに大きいものとするステッ
プとを具備するチャネル消去／書込によるフラッシュメ
モリーセル構造の製造方法。 - 【請求項５】 上記したチャネル消去／書込によるフラ
ッシュメモリーセル構造の製造方法が、さらに、フィー
ルド酸化膜ならびにチャネルストップ膜を上記第１型イ
オンドーピング領域の一サイドに形成し、かつ前記チャ
ネルストップ膜を前記フィールド酸化膜の下方に形成す
るものである請求項４記載のチャネル消去／書込による
フラッシュメモリーセル構造の製造方法。 - 【請求項６】 上記したチャネル消去／書込によるフラ
ッシュメモリーセル構造の製造方法が、さらに、上記し
た浅い第２型イオンドーピング領域の他サイド上方に上
記フラッシュメモリーセルの制御ゲートおよびフローテ
ィングゲートを形成するものである請求項４記載のチャ
ネル消去／書込によるフラッシュメモリーセル構造の製
造方法。 - 【請求項７】 能動領域をパターニングするステップ
と、 第１第１型イオンドーピング領域を形成するステップ
と、 前記した第１第１型イオンドーピング領域の上方にフィ
ールド酸化膜を形成するステップと、 前記フィールド酸化膜間に浅い第２型イオンドーピング
領域を形成するステップと、 前記した浅い第２型イオンドーピング領域の一サイドに
第２第１型イオンドーピング領域を形成して、フラッシ
ュメモリーセルのドレインとするステップと、 前記した浅い第２型イオンドーピング領域の他サイドの
上方に前記フラッシュメモリーセルの制御ゲートおよび
フローティングゲートを形成するステップと、 前記第２第１型イオンドーピング領域の下方に深い第２
型イオンドーピング領域を形成して、前記フラッシュメ
モリーセルの第２型ウェルとするステップとを具備する
チャネル消去／書込によるフラッシュメモリーセル構造
の製造方法。 - 【請求項８】 上記能動領域が、窒化シリコン膜をパタ
ーニングするとともに、上記した浅い第２型イオンドー
ピング領域を形成する前に、前記窒化シリコン膜を除去
するものである請求項７記載のチャネル消去／書込によ
るフラッシュメモリーセル構造の製造方法。 - 【請求項９】 上記ドレインと上記第２型ウェルとが、
電気的な短絡により一体的に接合されるものである請求
項１，４，７いずれか１項記載のチャネル消去／書込に
よるフラッシュメモリーセル構造の製造方法。 - 【請求項１０】 上記した電気的な短絡が、上記ドレイ
ンと上記第２型ウェルとの界面を金属コンタクトで貫通
させてなるものである請求項１，４，７，９いずれか１
項記載のチャネル消去／書込によるフラッシュメモリー
セル構造の製造方法。 - 【請求項１１】 上記した電気的な短絡が、上記ドレイ
ンと上記第２型ウェルとの外部に露出した部分を金属コ
ンタクトで一体的に連接してなるものである請求項１，
４，７，９いずれか１項記載のチャネル消去／書込によ
るフラッシュメモリーセル構造の製造方法。 - 【請求項１２】 上記した浅い第２型イオンドーピング
領域および深い第２型イオンドーピング領域が、Ｐ型イ
オンドーピング領域であり、上記した第１第１型イオン
ドーピング領域および第１型イオンドーピング領域が、
Ｎ型イオンドーピング領域である請求項１，４，７いず
れか１項記載のチャネル消去／書込によるフラッシュメ
モリーセル構造の製造方法。 - 【請求項１３】 上記Ｐ型イオンドーピング領域が、ホ
ウ素等のIII族元素をドーピングしたものである請求項
１２記載のチャネル消去／書込によるフラッシュメモリ
ーセル構造の製造方法。 - 【請求項１４】 上記Ｎ型イオンドーピング領域が、リ
ン等のV族元素をドーピングしたものである請求項１２
記載のチャネル消去／書込によるフラッシュメモリーセ
ル構造の製造方法。 - 【請求項１５】 フラッシュメモリーセルにおいて、そ
の制御ゲート、ソース、ドレインにそれぞれワード線電
圧、ソース電圧、ビット線電圧を印加するとともに、前
記ビット線電圧が前記フラッシュメモリーセルのＰ型ウ
ェルと短絡連接されているものであって、 消去操作を実行する時には、前記ワード線電圧を高電位
電圧とし、前記ソースに前記ワード線電圧より低い電位
の前記ソース電圧を印加し、前記ビット線電圧を未接続
状態に維持し、 コーディング操作を実行する時には、前記ワード線電圧
を低電位電圧とし、前記ビット線電圧を前記ワード線電
圧より高い電位の電圧とし、前記ソースを未接続状態に
維持し、 読取操作を実行する時には、前記ワード線に前記ワード
線電圧を印加し、前記ソース電圧を前記ワード線電圧よ
り低い電位の電圧とし、前記ビット線電圧の電位を前記
ソース電圧より低いものとするチャネル消去／書込によ
るフラッシュメモリーセルの操作方法。 - 【請求項１６】 上記した消去操作を実行する時には、
上記ワード線電圧および上記ソース電圧の操作範囲が、
それぞれ１０〜１８Ｖならびに−８〜０Ｖである請求項
１５記載のチャネル消去／書込によるフラッシュメモリ
ーセルの操作方法。 - 【請求項１７】 上記したコーディング操作を実行する
時には、上記ワード線電圧および上記ビット線電圧が、
それぞれ−１０Ｖならびに８Ｖである請求項１５記載の
チャネル消去／書込によるフラッシュメモリーセルの操
作方法。 - 【請求項１８】 上記した読取操作を実行する時には、
上記ワード線電圧、上記ソース電圧、上記ビット線電圧
の操作範囲が、それぞれ３〜５Ｖ，０〜２Ｖ，−２〜０
Ｖである請求項１５記載のチャネル消去／書込によるフ
ラッシュメモリーセルの操作方法。
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|---|---|---|---|
| TW087104241A TW411624B (en) | 1998-03-21 | 1998-03-21 | Structure, operation and manufacturing method of flash memory cell through channel writing and erasing |
| TW87104241 | 1998-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330280A true JPH11330280A (ja) | 1999-11-30 |
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Family
ID=21629737
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|---|---|---|---|
| JP06917199A Expired - Fee Related JP3658603B2 (ja) | 1998-03-21 | 1999-03-15 | チャネル消去／書込によるフラッシュメモリーセル構造、及びその製造方法、及びチャネル消去／書込によるフラッシュメモリーセルの操作方法 |
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| Country | Link |
|---|---|
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-
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