JPH02222578A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
- Publication number
- JPH02222578A JPH02222578A JP4457389A JP4457389A JPH02222578A JP H02222578 A JPH02222578 A JP H02222578A JP 4457389 A JP4457389 A JP 4457389A JP 4457389 A JP4457389 A JP 4457389A JP H02222578 A JPH02222578 A JP H02222578A
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- JP
- Japan
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- film
- gate
- gate electrode
- silicon
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法、特
に５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯＳ型電界効果トランジスタの製造
方法に関するものである。
に５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯＳ型電界効果トランジスタの製造
方法に関するものである。
最近のＶＬＳＨにおいては、ゲート長が０．８．程度の
ＭＯＳ型電界効果トランジスタが用いられており。
ＭＯＳ型電界効果トランジスタが用いられており。
今後更に微細化が進むと考えられ、Ｏ，ｔ、以下のチャ
ネル長を有するＭＯζトランジスタの製造技術を確立し
ておく必要がある。しかし、高集積化による微細化に伴
い、バンチスルーや短チヤネル効果という２次元効果の
ためにＭＯＳ型電界効果トランジスタの特性が劣化して
くる。一方、ＳＯＩ基板に形成されるＭＯＳ型電界効果
トランジスタにおいては、従来、結晶成長が容易である
ＳＯＩ膜厚が０．５μ程度の単結晶半導体薄膜が用いら
れていた。しかし、例えば、デバイスサイズが０．ＩＪ
ｍ以下のＭＯＳトランジスタを形成する場合、０．５μ
と厚いＳＯＸ膜を用いた場合には、バルクシリコン基板
を用いた場合と同じように、パンチスルーや短チヤネル
効果という２次元効果のためにＭＯＳ型電界効果トラン
ジスタの特性は劣化する。しかし、このような２次元効
果や基板浮遊効果を低減するためには。
ネル長を有するＭＯζトランジスタの製造技術を確立し
ておく必要がある。しかし、高集積化による微細化に伴
い、バンチスルーや短チヤネル効果という２次元効果の
ためにＭＯＳ型電界効果トランジスタの特性が劣化して
くる。一方、ＳＯＩ基板に形成されるＭＯＳ型電界効果
トランジスタにおいては、従来、結晶成長が容易である
ＳＯＩ膜厚が０．５μ程度の単結晶半導体薄膜が用いら
れていた。しかし、例えば、デバイスサイズが０．ＩＪ
ｍ以下のＭＯＳトランジスタを形成する場合、０．５μ
と厚いＳＯＸ膜を用いた場合には、バルクシリコン基板
を用いた場合と同じように、パンチスルーや短チヤネル
効果という２次元効果のためにＭＯＳ型電界効果トラン
ジスタの特性は劣化する。しかし、このような２次元効
果や基板浮遊効果を低減するためには。
５ＯＩＷＩ厚を最大空乏層厚以下にすれば良いことが最
近報告されている。このため、薄いＳＯＸ膜の形成方法
としては、−度０．５−程度の厚いＳＯＸ膜を形成した
後１種々のエツチング法を用いて薄膜化する手法が行わ
れている。
近報告されている。このため、薄いＳＯＸ膜の形成方法
としては、−度０．５−程度の厚いＳＯＸ膜を形成した
後１種々のエツチング法を用いて薄膜化する手法が行わ
れている。
微細ゲート長を有するＭＯＳ型電界効果トランジスタに
おいては、ゲート領域のＳＯＩ膜厚を空乏層幅以下にし
なくては、２次元効果を十分に抑制することはできない
、そのため、ゲート領域あるいはトランジスタ全領域の
ＳＯＩ膜の膜厚を５０ｎ ｍ程度以下にしなければなら
ない、しかし、そのように薄いＳＯＩ膜を広い領域に形
成することは、従来のビームアニール法や固相成長法で
は困難であるばかりでなく、現在行われている厚いＳＯ
Ｉ膜を種々のエツチング法を用いて薄くする方法におい
ても、均一性、制御性の面から極めて困難である。また
。
おいては、ゲート領域のＳＯＩ膜厚を空乏層幅以下にし
なくては、２次元効果を十分に抑制することはできない
、そのため、ゲート領域あるいはトランジスタ全領域の
ＳＯＩ膜の膜厚を５０ｎ ｍ程度以下にしなければなら
ない、しかし、そのように薄いＳＯＩ膜を広い領域に形
成することは、従来のビームアニール法や固相成長法で
は困難であるばかりでなく、現在行われている厚いＳＯ
Ｉ膜を種々のエツチング法を用いて薄くする方法におい
ても、均一性、制御性の面から極めて困難である。また
。
ソース・ドレイン領域の膜厚もきわめて薄くなるために
、ソース・ドレイン抵抗の増大も予想される。更に加工
も微細化してくるためにその下地の状態、例えば平坦性
なども改善しておく必要がある。また、ホットエレクト
ロン対策のためにはソース・ドレイン近傍の電界の変化
を緩やかにすればよく、そのためにこの領域に濃度勾配
を付けることも必要である。
、ソース・ドレイン抵抗の増大も予想される。更に加工
も微細化してくるためにその下地の状態、例えば平坦性
なども改善しておく必要がある。また、ホットエレクト
ロン対策のためにはソース・ドレイン近傍の電界の変化
を緩やかにすればよく、そのためにこの領域に濃度勾配
を付けることも必要である。
本発明の目的はこのような従来の問題点を解消しうるＭ
ＯＳ型電界効果トランジスタの製造方法を提供すること
にある。
ＯＳ型電界効果トランジスタの製造方法を提供すること
にある。
前記目的を達成するため１本発明によるＭＯＳ型電界効
果トランジスタの製造方法においては、絶縁基板あるい
は絶縁膜を形成した基板上に、ゲート電極とゲート絶縁
膜とを形成し、該ゲート電極の両端にサイドウオールを
設ける工程と、前記ゲート電極の上面に半導体膜を形成
する工程と、前記サイドウオールの両端にソース及びド
レイン電極を前記ゲート電極の上に形成した半導体膜よ
り厚く形成する工程とを含むものである。
果トランジスタの製造方法においては、絶縁基板あるい
は絶縁膜を形成した基板上に、ゲート電極とゲート絶縁
膜とを形成し、該ゲート電極の両端にサイドウオールを
設ける工程と、前記ゲート電極の上面に半導体膜を形成
する工程と、前記サイドウオールの両端にソース及びド
レイン電極を前記ゲート電極の上に形成した半導体膜よ
り厚く形成する工程とを含むものである。
本発明において、微細ゲートを有するＳＯＩデバイスを
形成するためにはＳＯＩの膜厚を５０ｎ ｍ以下にする
必要がある。従来用いられている方法でそのままこのよ
うな薄い膜を形成すると、単結晶の成長する距離は数−
であり、デバイス形成領域を全面に単結晶化することは
困難である。更にまた、ゲート長が短くなるとその加工
も容易でなく、特にその下地の平坦性も重要になってく
る。さらに。
形成するためにはＳＯＩの膜厚を５０ｎ ｍ以下にする
必要がある。従来用いられている方法でそのままこのよ
うな薄い膜を形成すると、単結晶の成長する距離は数−
であり、デバイス形成領域を全面に単結晶化することは
困難である。更にまた、ゲート長が短くなるとその加工
も容易でなく、特にその下地の平坦性も重要になってく
る。さらに。
薄膜のＳＯＩ膜形成と同時にゲートをセルファラインで
形成しなければならない、そこでまず、絶縁膜上にゲー
ト電極及びゲート絶縁膜を形成し、サイドウオールを形
成後シリコンを付着し、ソース・ドレイン領域を形成す
れば自動的にセルファライン構造になる。このときゲー
ト電極上にはシリコンが厚く付着するために、この時点
でソース・ドレインにイオン注入し、その後、平坦化を
行いゲート電極の上端と同じ高さにする。このようにす
れば、ソース・ドレイン領域の近傍では濃度勾配が自動
的に形成できる０次に、チャネルとなる領域の形成を行
う、この場合、ソース・ドレイン領域が単結晶化され１
次に薄膜のシリコン膜を付着し単結晶化するが、このと
き結晶化の距離は、チャネル長に相当する長さのために
短くてよく、薄膜のＳＯＩ膜でも十分に成長可能である
。
形成しなければならない、そこでまず、絶縁膜上にゲー
ト電極及びゲート絶縁膜を形成し、サイドウオールを形
成後シリコンを付着し、ソース・ドレイン領域を形成す
れば自動的にセルファライン構造になる。このときゲー
ト電極上にはシリコンが厚く付着するために、この時点
でソース・ドレインにイオン注入し、その後、平坦化を
行いゲート電極の上端と同じ高さにする。このようにす
れば、ソース・ドレイン領域の近傍では濃度勾配が自動
的に形成できる０次に、チャネルとなる領域の形成を行
う、この場合、ソース・ドレイン領域が単結晶化され１
次に薄膜のシリコン膜を付着し単結晶化するが、このと
き結晶化の距離は、チャネル長に相当する長さのために
短くてよく、薄膜のＳＯＩ膜でも十分に成長可能である
。
以下、本発明の実施例を図面を参照して説明する。
第１図（−〜（ａ）は本発明の一実施例を示した模式的
断面図である。
断面図である。
第１図（ａ）において、シリコン基板１上に酸化膜２を
１ｐ形成した後、酸化膜２の一部にシードを設け、ポリ
シリコンを全面に５００ｎ ｍ付着し、さらに酸化膜を
０．４μ及び窒化膜０．１μ付着させる０次に、前記シ
ードを基に前記ポリシリコンを電子ビームを用いて溶融
させ、これを単結晶化させる。
１ｐ形成した後、酸化膜２の一部にシードを設け、ポリ
シリコンを全面に５００ｎ ｍ付着し、さらに酸化膜を
０．４μ及び窒化膜０．１μ付着させる０次に、前記シ
ードを基に前記ポリシリコンを電子ビームを用いて溶融
させ、これを単結晶化させる。
３は単結晶シリコンである。このとき、電子ビームアニ
ールの条件は、加速電圧１５ｋＶ、ビーム電流３０ｍＡ
、走査速度１２０ｃｓ＋／ｓｅａ、基板温度１０００℃
として０次に、前記酸化膜及び窒化膜を除去した後に改
めて前記単結晶化されたシリコン３の膜上に酸化膜４を
７ｎｍ熱酸化し、さらに窒化膜５を１０１付着した。こ
れら膜をパターニングし、第１図（ａ）に図示の構造を
形成した。このとき、シードは単結晶シリコン６で埋め
込まれた０次に、第１図（ｂ）のように単結晶シリコン
３の側面に酸化膜７をエッチバック法を用いて形成し、
サイドウオールを設けた。前記試料をＭＢＥ装置にいれ
た後表面処理を行い、非晶質シリコン８を付着させて第
１図（ｃ）の構造を形成した。このとき、同一真空中で
４５０°Ｃ２０分間熱処理を行った後、砒素をイオン注
入した。
ールの条件は、加速電圧１５ｋＶ、ビーム電流３０ｍＡ
、走査速度１２０ｃｓ＋／ｓｅａ、基板温度１０００℃
として０次に、前記酸化膜及び窒化膜を除去した後に改
めて前記単結晶化されたシリコン３の膜上に酸化膜４を
７ｎｍ熱酸化し、さらに窒化膜５を１０１付着した。こ
れら膜をパターニングし、第１図（ａ）に図示の構造を
形成した。このとき、シードは単結晶シリコン６で埋め
込まれた０次に、第１図（ｂ）のように単結晶シリコン
３の側面に酸化膜７をエッチバック法を用いて形成し、
サイドウオールを設けた。前記試料をＭＢＥ装置にいれ
た後表面処理を行い、非晶質シリコン８を付着させて第
１図（ｃ）の構造を形成した。このとき、同一真空中で
４５０°Ｃ２０分間熱処理を行った後、砒素をイオン注
入した。
次に、この試料を窒素雰囲気中で６００°Ｃ１０時間熱
処理を行い非晶質シリコン８を単結晶化した。このとき
、砒素はイオン注入により表面より一定の深さに入るが
１次の熱処理によってはほとんど拡散しないために、次
に研磨法を用いて平坦化を行うことにより砒素の濃度は
単結晶シリコン３に向かって徐々に減少してくる。これ
により、第１図（ｄ）のような構造が形成され、ソース
・ドレインとなるべき領域に単結晶シリコン９が形成さ
れた。
処理を行い非晶質シリコン８を単結晶化した。このとき
、砒素はイオン注入により表面より一定の深さに入るが
１次の熱処理によってはほとんど拡散しないために、次
に研磨法を用いて平坦化を行うことにより砒素の濃度は
単結晶シリコン３に向かって徐々に減少してくる。これ
により、第１図（ｄ）のような構造が形成され、ソース
・ドレインとなるべき領域に単結晶シリコン９が形成さ
れた。
次に、ソース・ドレイン領域を除いて酸化を行い。
素子分離領域１０を形成した。その後、窒化膜５を除去
し、第１図（ｅ）のように、非晶質シリコン１１をＭＢ
Ｅ装置を用いて５０ｎ■の厚みに付着し、６００℃の熱
処理により単結晶かを行い、チャネル領域を形成した０
次に、酸化膜１２を付着しこれを保護膜とした。
し、第１図（ｅ）のように、非晶質シリコン１１をＭＢ
Ｅ装置を用いて５０ｎ■の厚みに付着し、６００℃の熱
処理により単結晶かを行い、チャネル領域を形成した０
次に、酸化膜１２を付着しこれを保護膜とした。
以上実施例においては、ソース・ドレイン及びチャネル
領域の単結晶膜を形成する方法として同相成長法を用い
たが、ビームアニーム法なども用いることができる。
領域の単結晶膜を形成する方法として同相成長法を用い
たが、ビームアニーム法なども用いることができる。
以上説明したように、本発明によれば、従来のＭＯ３型
電界効果トランジスタの製造方法とは異なり、チャネル
領域の薄いＳＯＩ膜は、厚いソース及びドレイン領域を
形成後、これらの領域を種に形成しているため、従来の
薄いＳＯＩ膜形成に必要であった高精度のエツチング法
や直接薄いＳＯＩ膜を大面積にわたり形成しなくてもよ
く、また薄いＳＯ工膜の成長距離も数μと短くてすむ、
また、前記実施例において示したように、チャネル領域
の薄いＳＯＩ膜にＩ’ｌＯ５型電界効果トランジスタを
形成した場合でも、ソース・ドレイン領域を厚いシリコ
ン膜で形成できるので、ソース・ドレイン領域の抵抗を
上げずにトランジスタを作製できる。また。
電界効果トランジスタの製造方法とは異なり、チャネル
領域の薄いＳＯＩ膜は、厚いソース及びドレイン領域を
形成後、これらの領域を種に形成しているため、従来の
薄いＳＯＩ膜形成に必要であった高精度のエツチング法
や直接薄いＳＯＩ膜を大面積にわたり形成しなくてもよ
く、また薄いＳＯ工膜の成長距離も数μと短くてすむ、
また、前記実施例において示したように、チャネル領域
の薄いＳＯＩ膜にＩ’ｌＯ５型電界効果トランジスタを
形成した場合でも、ソース・ドレイン領域を厚いシリコ
ン膜で形成できるので、ソース・ドレイン領域の抵抗を
上げずにトランジスタを作製できる。また。
ゲートもセルファラインで形成でき、さらに、ソース・
ドレイン領域の近傍での不純物濃度勾配もソース・ドレ
インへのイオン注入と同時にでき。
ドレイン領域の近傍での不純物濃度勾配もソース・ドレ
インへのイオン注入と同時にでき。
また、付着するシリコンの膜厚やイオン注入の工ネルギ
ーやドーズ量により制御可能である。
ーやドーズ量により制御可能である。
第１図（ω〜（ｄは本発明の一実施例を示した模式的断
面図である。
面図である。
Claims (1)
- （１）絶縁基板あるいは絶縁膜を形成した基板上に、ゲ
ート電極とゲート絶縁膜とを形成し、該ゲート電極の両
端にサイドウォールを設ける工程と、前記ゲート電極の
上面に半導体膜を形成する工程と、前記サイドウォール
の両端にソース及びドレイン電極を前記ゲート電極の上
に形成した半導体膜より厚く形成する工程とを含むこと
を特徴とするＭＯＳ型電界効果トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457389A JPH02222578A (ja) | 1989-02-23 | 1989-02-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457389A JPH02222578A (ja) | 1989-02-23 | 1989-02-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222578A true JPH02222578A (ja) | 1990-09-05 |
Family
ID=12695247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4457389A Pending JPH02222578A (ja) | 1989-02-23 | 1989-02-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222578A (ja) |
-
1989
- 1989-02-23 JP JP4457389A patent/JPH02222578A/ja active Pending
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