JPH02223097A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH02223097A JPH02223097A JP1042404A JP4240489A JPH02223097A JP H02223097 A JPH02223097 A JP H02223097A JP 1042404 A JP1042404 A JP 1042404A JP 4240489 A JP4240489 A JP 4240489A JP H02223097 A JPH02223097 A JP H02223097A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、電荷蓄積層と制御ゲートを有する電気的書替
え可能なメモリセルを用いた不揮発性半導体メモリ装置
に関する。
え可能なメモリセルを用いた不揮発性半導体メモリ装置
に関する。
（従来の技術）
不揮発性半導体メモリ装置の中で微細化可能なメモリセ
ルとして、ＦＥＴＭＯＳ （ＦｌｏａｔｌｎｇＧ ａｔ
ｅ −Ｅ １ｅｃｔｒｏｎ Ｔ ｕｎｎｅｌｉｎｇ
Ｍ ＯＳ ）が知られている。これは、チャネル領域全
面が容易にトンネル電流が流れる薄いゲート絶縁膜（ト
ンネル絶縁膜）で覆われ、この上に電荷蓄積層と制御ゲ
ートが積層されたＭＯＳトランジスタ構造を有する。ｎ
チャネルのＦＥＴＭＯＳメモリセルを考える。このメモ
リセルで電荷蓄積層から基板に電子を放出させるには、
ドレインまたはソースに正の高電圧を印加し、制御ゲー
トおよび基板は接地する。逆に基板から電荷蓄積層に電
子を注入する場合には、ソース、ドレインおよび基板を
接地して制御ゲートに正の高電圧を印加する。このよう
な電圧印加により、電荷蓄積層と基板の間でトンネル電
流による電荷の授受が行われる。電荷蓄積層の電子放出
によりしきい値が負方向に移動した状態と、電荷蓄積層
への電子注入によりしきい値が正方向に移動した状態と
が得られ、その一方を°０″ 他方を“１”として情報
記憶を行なう。
ルとして、ＦＥＴＭＯＳ （ＦｌｏａｔｌｎｇＧ ａｔ
ｅ −Ｅ １ｅｃｔｒｏｎ Ｔ ｕｎｎｅｌｉｎｇ
Ｍ ＯＳ ）が知られている。これは、チャネル領域全
面が容易にトンネル電流が流れる薄いゲート絶縁膜（ト
ンネル絶縁膜）で覆われ、この上に電荷蓄積層と制御ゲ
ートが積層されたＭＯＳトランジスタ構造を有する。ｎ
チャネルのＦＥＴＭＯＳメモリセルを考える。このメモ
リセルで電荷蓄積層から基板に電子を放出させるには、
ドレインまたはソースに正の高電圧を印加し、制御ゲー
トおよび基板は接地する。逆に基板から電荷蓄積層に電
子を注入する場合には、ソース、ドレインおよび基板を
接地して制御ゲートに正の高電圧を印加する。このよう
な電圧印加により、電荷蓄積層と基板の間でトンネル電
流による電荷の授受が行われる。電荷蓄積層の電子放出
によりしきい値が負方向に移動した状態と、電荷蓄積層
への電子注入によりしきい値が正方向に移動した状態と
が得られ、その一方を°０″ 他方を“１”として情報
記憶を行なう。
例えば、電荷蓄積層の電子を基板に放出する動作をデー
タ消去に対応させ、基板から電子を電荷蓄積層に注入す
る動作をデータ書込みに対応させる。
タ消去に対応させ、基板から電子を電荷蓄積層に注入す
る動作をデータ書込みに対応させる。
ところが子連したＦＥＴＭＯＳメモリセルの書替え方法
では、次のような問題がある。ドレインまたはソースと
チャネル領域の境界が薄いゲート絶縁膜で覆われている
表面耐圧の低いＦＥＴＭＯＳにおいては、ドレインまた
はソースに正の高電圧を印加した動作モードで、ドレイ
ンから基板へ流れる基板電流が大きく、書替え時の消費
電流が増大する。そしてこのように書替え時の消費電流
が大きいと、メモリ・チップ内部で高電圧を発生させる
ことが難しくなり、チップ外部から高電圧を印加するこ
とが必要になる。
では、次のような問題がある。ドレインまたはソースと
チャネル領域の境界が薄いゲート絶縁膜で覆われている
表面耐圧の低いＦＥＴＭＯＳにおいては、ドレインまた
はソースに正の高電圧を印加した動作モードで、ドレイ
ンから基板へ流れる基板電流が大きく、書替え時の消費
電流が増大する。そしてこのように書替え時の消費電流
が大きいと、メモリ・チップ内部で高電圧を発生させる
ことが難しくなり、チップ外部から高電圧を印加するこ
とが必要になる。
これは、ユーザーにとっては非常に使いにくい。また、
書替え時に大きい基板電流が流れることは、メモリセル
の薄いゲート絶縁膜を劣化させる原因ともなることが報
告されている（例えば、１９８７年ＩＥＤＭ予稿集ｐ９
５４４〜５４７参照）。
書替え時に大きい基板電流が流れることは、メモリセル
の薄いゲート絶縁膜を劣化させる原因ともなることが報
告されている（例えば、１９８７年ＩＥＤＭ予稿集ｐ９
５４４〜５４７参照）。
Ｅ２ ＦＲＯＭにおいては、このゲート絶縁膜の劣化は
データ書替え回数の制限やデータ保持特性の劣化等の信
頼性低下の大きい原因となる。
データ書替え回数の制限やデータ保持特性の劣化等の信
頼性低下の大きい原因となる。
ＦＥＴＭＯＳメモリセルを複数個直列接続してＮＡＮＤ
セルを構成する形式のＥ２ ＦＲＯＭにおいても同様の
問題がある。ＮＡＮＤセル方式では、−括してデータ消
去を行い、その後選択的にデータ書込みを行なう。−括
消去の動作は、先ずビット線よりの第１のワード線を接
地電位とし、ビット線に正の高電圧を印加して、その第
１のワード線に沿うメモリセルの消去を行い、次いで、
第１のワード線に正の高電圧を与え、第２のワード線を
接地電位として同様に第２のワード線に沿うメモリセル
の消去を行なう、という動作を繰返す。
セルを構成する形式のＥ２ ＦＲＯＭにおいても同様の
問題がある。ＮＡＮＤセル方式では、−括してデータ消
去を行い、その後選択的にデータ書込みを行なう。−括
消去の動作は、先ずビット線よりの第１のワード線を接
地電位とし、ビット線に正の高電圧を印加して、その第
１のワード線に沿うメモリセルの消去を行い、次いで、
第１のワード線に正の高電圧を与え、第２のワード線を
接地電位として同様に第２のワード線に沿うメモリセル
の消去を行なう、という動作を繰返す。
このとき選択メモリセルでは電荷蓄積層の電子が基板に
放出されるが、同時にドレインから基板に基板電流が流
れる。ＮＡＮＤセルではデータ書替え時にこの様な一括
消去の動作を必ず行なうために、基板電流が大きく流れ
、薄いゲート絶縁膜を劣化させることになる。このゲー
ト絶縁膜の劣化はデータ保持特性に影響を与える。例え
ば、ゲート絶縁膜が劣化して低電界でのリーク電流が太
きくなると、読出し動作時等にメモリセルにおいてドレ
イン或いは基板から電荷蓄積層への電子注入が起り、デ
ー゛夕反転が生じる可能性が大きくなる。
放出されるが、同時にドレインから基板に基板電流が流
れる。ＮＡＮＤセルではデータ書替え時にこの様な一括
消去の動作を必ず行なうために、基板電流が大きく流れ
、薄いゲート絶縁膜を劣化させることになる。このゲー
ト絶縁膜の劣化はデータ保持特性に影響を与える。例え
ば、ゲート絶縁膜が劣化して低電界でのリーク電流が太
きくなると、読出し動作時等にメモリセルにおいてドレ
イン或いは基板から電荷蓄積層への電子注入が起り、デ
ー゛夕反転が生じる可能性が大きくなる。
（発明が解決しようとする課題）
以上のように従来提案されている
ＦＥＴＭＯＳメモリセルでのデータ書替え方式では、基
板電流が大きく、これが内部昇圧回路の構成を困難にし
、またメモリセルの信頼性を劣化させるという問題があ
った。
板電流が大きく、これが内部昇圧回路の構成を困難にし
、またメモリセルの信頼性を劣化させるという問題があ
った。
本発明は、この様な問題を解決した。信頼性の高い電気
的書替え可能な不揮発性半導体メモリ装置を提供するこ
とを目的とする。
的書替え可能な不揮発性半導体メモリ装置を提供するこ
とを目的とする。
［兄明の構成］
（課題を解決するための手段）
本発明は、半導体基板上に電荷蓄積層と制御ゲートが積
層され、電荷蓄積層と基板との間でトンネル電流による
電荷の授受を利用して電気的書替えを行なうメモリセル
を用いた不揮発性半導体メモリ装置において、消去時お
よび書込み時共に、ソース、ドレインおよび基板を低電
位に保ち、消去時と書込み時とで制御ゲートに逆極性の
高電圧を印加するようにしたことを特徴とする。
層され、電荷蓄積層と基板との間でトンネル電流による
電荷の授受を利用して電気的書替えを行なうメモリセル
を用いた不揮発性半導体メモリ装置において、消去時お
よび書込み時共に、ソース、ドレインおよび基板を低電
位に保ち、消去時と書込み時とで制御ゲートに逆極性の
高電圧を印加するようにしたことを特徴とする。
（作用）
本発明によれば、消去時、書込み時共にメモリセルのド
レイン、ソースおよび基板は低電位に保たれる結果、従
来のような大きい基板電流が流れることがない。従って
薄いゲート絶縁膜の劣化がなく、信頼性の高い不揮発性
メモリが得られる。
レイン、ソースおよび基板は低電位に保たれる結果、従
来のような大きい基板電流が流れることがない。従って
薄いゲート絶縁膜の劣化がなく、信頼性の高い不揮発性
メモリが得られる。
また大きい基板電流が流れないから、チップ内部で昇圧
電位を得ることが容易になる。
電位を得ることが容易になる。
（実施例）
本発明の実施例を図面を参照して説明する。
以下の実施例は、ｎチャネルＦＥＴＭＯ８を用いたＮＡ
ＮＤセル方式のＥ２ ＦＲＯＭである。メモリセルの電
荷蓄積層に電子を注入する動作と電荷蓄積層の電子を基
板に放出させる動作のいず、れをデータ書込みに対応さ
せ、またデータ消去に対応させるかは、“書込み°と“
消去”の定義の仕方による。ここでは、電荷蓄積層の電
子を放出させてしきい値を負方向に移動させる動作をデ
ータ消去に対応させ、選択的に基板から電荷蓄積層に電
子を注入する場合をデータ書込みに対応させる。
ＮＤセル方式のＥ２ ＦＲＯＭである。メモリセルの電
荷蓄積層に電子を注入する動作と電荷蓄積層の電子を基
板に放出させる動作のいず、れをデータ書込みに対応さ
せ、またデータ消去に対応させるかは、“書込み°と“
消去”の定義の仕方による。ここでは、電荷蓄積層の電
子を放出させてしきい値を負方向に移動させる動作をデ
ータ消去に対応させ、選択的に基板から電荷蓄積層に電
子を注入する場合をデータ書込みに対応させる。
第１図は、一実施例のメモリセルアレイを示す等価回路
図であり、第２図はその一つのＮＡＮＤセルを示す平面
図、第３図（ａ）（ｂ）はそのＡ−Ａ”、Ｂ−Ｂ−断面
図、第４図は動作説明用のタイミング図、第５図は書込
み動作時の各部電位関係を示す図であり、第６図は読出
し動作時の各部電位関係を示す図である。
図であり、第２図はその一つのＮＡＮＤセルを示す平面
図、第３図（ａ）（ｂ）はそのＡ−Ａ”、Ｂ−Ｂ−断面
図、第４図は動作説明用のタイミング図、第５図は書込
み動作時の各部電位関係を示す図であり、第６図は読出
し動作時の各部電位関係を示す図である。
先ず、一つのＮＡＮＤセルに着目してその構成を説明す
る。ｐ−型シリコン基板１に素子分離絶縁膜２で分離さ
れた領域に、この実施例では８個のメモリセルＭ１〜Ｍ
８と２個の選択トランジスタｓｌ、ｓ、が形成されてい
る。各メモリセルは、基板１上に熱酸化膜からなる第１
ゲート絶縁膜３を介して第１層多結晶シリコン膜による
浮遊ゲート４ （４，〜４８）が形成され、この上に第
２ゲート絶縁膜５を介して第２層多結晶シリコン膜によ
る制御ゲート６ （６、〜６８）が形成されて構成され
ている。各メモリセルの浮遊ゲート４が電荷蓄積層であ
る。各メモリセルの制御ゲート６はそれぞれワード線Ｗ
Ｌ （ＷＬｌ−ＷＬ８）を構成している。メモリセルの
ソース、ド°レインとなるｎ◆型層９は隣接するもの同
士で共用する形で８個のメモリセルが直列接続されてい
る。そしてこの実施例では、ドレイン側、ソース側に選
択トランジスタＳ１＋Ｓ３が接続されて一つのＮＡＮＤ
セルが構成されている。選択トランジスタＳ１＋８３の
ゲート電極４９．６９および４１１，６１０はメモリセ
ルの浮遊ゲートおよび制御ゲートを構成する第１層、第
２層多結晶シリコン膜を同時にパターニングして得られ
、電極４９と６９の間および電極４幻と６１０の間はワ
ード線方向に所定間隔でコンタクトしている。全体はＣ
ＶＤ絶縁膜７で覆われ、メモリセルに対して選択トラン
ジスタＳｌのドレインであるｎ＋型層にコンタクトする
ビット線ＢＬとしてのＡｌ配線８が配設されている。こ
のコンタクト部には、重ねてｎ型不純物がドープされて
いる。
る。ｐ−型シリコン基板１に素子分離絶縁膜２で分離さ
れた領域に、この実施例では８個のメモリセルＭ１〜Ｍ
８と２個の選択トランジスタｓｌ、ｓ、が形成されてい
る。各メモリセルは、基板１上に熱酸化膜からなる第１
ゲート絶縁膜３を介して第１層多結晶シリコン膜による
浮遊ゲート４ （４，〜４８）が形成され、この上に第
２ゲート絶縁膜５を介して第２層多結晶シリコン膜によ
る制御ゲート６ （６、〜６８）が形成されて構成され
ている。各メモリセルの浮遊ゲート４が電荷蓄積層であ
る。各メモリセルの制御ゲート６はそれぞれワード線Ｗ
Ｌ （ＷＬｌ−ＷＬ８）を構成している。メモリセルの
ソース、ド°レインとなるｎ◆型層９は隣接するもの同
士で共用する形で８個のメモリセルが直列接続されてい
る。そしてこの実施例では、ドレイン側、ソース側に選
択トランジスタＳ１＋Ｓ３が接続されて一つのＮＡＮＤ
セルが構成されている。選択トランジスタＳ１＋８３の
ゲート電極４９．６９および４１１，６１０はメモリセ
ルの浮遊ゲートおよび制御ゲートを構成する第１層、第
２層多結晶シリコン膜を同時にパターニングして得られ
、電極４９と６９の間および電極４幻と６１０の間はワ
ード線方向に所定間隔でコンタクトしている。全体はＣ
ＶＤ絶縁膜７で覆われ、メモリセルに対して選択トラン
ジスタＳｌのドレインであるｎ＋型層にコンタクトする
ビット線ＢＬとしてのＡｌ配線８が配設されている。こ
のコンタクト部には、重ねてｎ型不純物がドープされて
いる。
各メモリセルでの浮遊ゲート４と基板１間の結合容量ｃ
１は、浮遊ゲート４と制御ゲート６間の結合容量Ｃ２に
比べて小さく設定されている。具体的な形状寸法を説明
すれば、浮遊ゲート４および制御ゲート６は共にチャネ
ル幅１μｍ１従ってメモリセルのチャネル長が１μｍで
あり、浮遊ゲート４は第３図（ｂ）に示すようにフィー
ルド領域上両側にそれぞれ１μｍずつ延在させている。
１は、浮遊ゲート４と制御ゲート６間の結合容量Ｃ２に
比べて小さく設定されている。具体的な形状寸法を説明
すれば、浮遊ゲート４および制御ゲート６は共にチャネ
ル幅１μｍ１従ってメモリセルのチャネル長が１μｍで
あり、浮遊ゲート４は第３図（ｂ）に示すようにフィー
ルド領域上両側にそれぞれ１μｍずつ延在させている。
第１ゲート絶縁膜３は１１０人の熱酸化膜であり、第２
ゲート絶縁膜５は３５０人の熱酸化膜である。
ゲート絶縁膜５は３５０人の熱酸化膜である。
選択トランジスタＳ１．８２については、ドレイン側即
ちビット線側の選択トランジスタＳ１のチャネル長をソ
ース側の選択トランジスタＳ３より長く設定している。
ちビット線側の選択トランジスタＳ１のチャネル長をソ
ース側の選択トランジスタＳ３より長く設定している。
これは、選択トランジスタＳ１のパンチスルー防止のた
めである。接地電位が印加されるソース拡散層はワード
線方向に共通に形成されている。
めである。接地電位が印加されるソース拡散層はワード
線方向に共通に形成されている。
このように構成されたＥ２ ＦＲＯＭの動作を次に説明
する。第４図は、メモリセルＭ１〜Ｍ８からなるＮＡＮ
Ｄセルに着目した時のデータ消去および書込みのタイミ
ング図である。
する。第４図は、メモリセルＭ１〜Ｍ８からなるＮＡＮ
Ｄセルに着目した時のデータ消去および書込みのタイミ
ング図である。
先ず、メモリセルＭ、〜Ｍ８のデータ消去を行なう。こ
のデータ消去は、全てのワード線ＷＬに負の高電圧、こ
の実施例では一２０Ｖを印加し、他の全ての端子は接地
して行なう。このとき、全てのメモリセルで浮遊ゲート
から基板に電子が放出され、しきい値は例えば−２■に
なる。この消去状態のメモリセル中データを“１１とす
る。この消去動作では、基板電流はトンネル電流だけで
あり、ドレインに高電圧を印加した場合に比べて著しく
小さい。
のデータ消去は、全てのワード線ＷＬに負の高電圧、こ
の実施例では一２０Ｖを印加し、他の全ての端子は接地
して行なう。このとき、全てのメモリセルで浮遊ゲート
から基板に電子が放出され、しきい値は例えば−２■に
なる。この消去状態のメモリセル中データを“１１とす
る。この消去動作では、基板電流はトンネル電流だけで
あり、ドレインに高電圧を印加した場合に比べて著しく
小さい。
データ書込み（“０”書込み）は、しきい値が小さくな
ったメモリセルに対して、選択的にビット線ＢＬから遠
い方から順に浮遊ゲートに電子注入を行なってしきい値
を正方向に移動させることにより行なう。第５図は、メ
モリセルＭ８からＭ６までの書込み動作の各部電位関係
を示している。先ず、メモリセルＭ８への書込みは、ワ
ード線ＷＬ、〜ＷＬ７に中間電位（−９Ｖ）を与え、ビ
ット線側の選択トランジスタＳＩのゲート制御線ＳＤ１
とメモリセルＭ８の制御ゲートにつながるワード線ＷＬ
８に正の高電圧（−１８Ｖ）を与え、ソース側の選択ト
ランジスタＳ３の制御線ＳＳ１は低電位（−０Ｖ）とす
る。このとき、ビット線ＢＬに低電位（−０Ｖ）が与え
られると、メモリセルＭ８の基板およびドレインと浮遊
ゲート間に高電界がかかり、トンネル電流により浮遊ゲ
ートに電子が注入される。この結果メモリセルＭ８は、
しきい値が正方向に移動して例えばしきい値２■の“０
“書込み状態となる。このとき他のメモリセルＭｌ−Ｍ
７では、制御ゲートと基板間は中間電位による弱い電界
しかかからず、消去状態を保つ。次にメモリセルＭ７へ
の“０″書込みは、高電圧をワード線ＷＬ７に与え、こ
れよりビット線側のワード線ＷＬ１〜ＷＬ６は中間電位
とし、既に書込みがなされたメモリセルＭ８の制御ゲー
トにつながるワード線ＷＬ８は低電位（−０Ｖ）または
中間電位とする。これにより、ビット線ＢＬに低電位−
０Ｖ）を与えたとき、メモリセルＭ７で同様に浮遊ゲー
トに電子注入が生じて０”書込みがなされる。以下、同
様にして順次メモリセルＭ６．Ｍ５．・・・の書込みを
行なう。
ったメモリセルに対して、選択的にビット線ＢＬから遠
い方から順に浮遊ゲートに電子注入を行なってしきい値
を正方向に移動させることにより行なう。第５図は、メ
モリセルＭ８からＭ６までの書込み動作の各部電位関係
を示している。先ず、メモリセルＭ８への書込みは、ワ
ード線ＷＬ、〜ＷＬ７に中間電位（−９Ｖ）を与え、ビ
ット線側の選択トランジスタＳＩのゲート制御線ＳＤ１
とメモリセルＭ８の制御ゲートにつながるワード線ＷＬ
８に正の高電圧（−１８Ｖ）を与え、ソース側の選択ト
ランジスタＳ３の制御線ＳＳ１は低電位（−０Ｖ）とす
る。このとき、ビット線ＢＬに低電位（−０Ｖ）が与え
られると、メモリセルＭ８の基板およびドレインと浮遊
ゲート間に高電界がかかり、トンネル電流により浮遊ゲ
ートに電子が注入される。この結果メモリセルＭ８は、
しきい値が正方向に移動して例えばしきい値２■の“０
“書込み状態となる。このとき他のメモリセルＭｌ−Ｍ
７では、制御ゲートと基板間は中間電位による弱い電界
しかかからず、消去状態を保つ。次にメモリセルＭ７へ
の“０″書込みは、高電圧をワード線ＷＬ７に与え、こ
れよりビット線側のワード線ＷＬ１〜ＷＬ６は中間電位
とし、既に書込みがなされたメモリセルＭ８の制御ゲー
トにつながるワード線ＷＬ８は低電位（−０Ｖ）または
中間電位とする。これにより、ビット線ＢＬに低電位−
０Ｖ）を与えたとき、メモリセルＭ７で同様に浮遊ゲー
トに電子注入が生じて０”書込みがなされる。以下、同
様にして順次メモリセルＭ６．Ｍ５．・・・の書込みを
行なう。
“１”データ書込みは、ビット線ＢＬに中間電位を与え
て浮遊ゲートへの電子注入を防止すること、即ち消去状
態を保つことにより、行われる。また、ビット線ＢＬ、
につながるメモリセルＭ１〜Ｍ８へのデータ書込みの間
、同じワード線ＷＬ１〜ＷＬ、で制御される他のビット
線のメモリセルにたいしても、同様にデータに応じてビ
ット線電位を与えることにより、データ書込みを行なう
ことができる。
て浮遊ゲートへの電子注入を防止すること、即ち消去状
態を保つことにより、行われる。また、ビット線ＢＬ、
につながるメモリセルＭ１〜Ｍ８へのデータ書込みの間
、同じワード線ＷＬ１〜ＷＬ、で制御される他のビット
線のメモリセルにたいしても、同様にデータに応じてビ
ット線電位を与えることにより、データ書込みを行なう
ことができる。
第６図は、読出し動作時の電位関係を一つのＮＡＮＤセ
ルに付いて示している。この例はメモリセルＭ３のデー
タ読出しを行なう場合である。
ルに付いて示している。この例はメモリセルＭ３のデー
タ読出しを行なう場合である。
選択メモリセルＭ３につながるワード線ＷＬ３に低電位
（−０Ｖ）を与え、選択トランジスタＳ１゜Ｓ３の制御
線および残り全てのワード線に読出し電圧（−５Ｖ）を
与える。これにより、メモリセルＭ３がしきい値が高い
“０“状態では電流が流れず、しきい値の低い“１°状
態では電流が流れる。
（−０Ｖ）を与え、選択トランジスタＳ１゜Ｓ３の制御
線および残り全てのワード線に読出し電圧（−５Ｖ）を
与える。これにより、メモリセルＭ３がしきい値が高い
“０“状態では電流が流れず、しきい値の低い“１°状
態では電流が流れる。
以上のようにしてこの実施例では、正負の高電圧を用い
ることでメモリセルのソース、ドレインおよび基板に″
は高電圧がかからないようにしている。従って基板電流
はトンネル電流のみとなり、薄いゲート絶縁膜の劣化が
防止される。また、ドレインに印加される電圧はデータ
書込み時の中間電位のみであるから、ドレイン側に設け
られる選択トランジスタのゲート長を従来よりも短くす
ることができる。これは、メモリセルの高集積化に有利
である。
ることでメモリセルのソース、ドレインおよび基板に″
は高電圧がかからないようにしている。従って基板電流
はトンネル電流のみとなり、薄いゲート絶縁膜の劣化が
防止される。また、ドレインに印加される電圧はデータ
書込み時の中間電位のみであるから、ドレイン側に設け
られる選択トランジスタのゲート長を従来よりも短くす
ることができる。これは、メモリセルの高集積化に有利
である。
ところで、ワード線に正、負の高電圧を印加するために
は、セルアレイの周辺にｐチャネルＭＯＳトランジスタ
を必要とするだけでなく、正。
は、セルアレイの周辺にｐチャネルＭＯＳトランジスタ
を必要とするだけでなく、正。
負電圧の供給を切替えを行なうための回路的な工夫も必
要である。この周辺回路部の説明を第１図に従って説明
する。
要である。この周辺回路部の説明を第１図に従って説明
する。
第１図に示すように、ＮＡＮＤセルアレイ１１のワード
線配列の右側にｎ型ウェル１２１が形成され、この中に
各ワード線ＷＬに接続される第１のｐチャネルＭＯＳト
ランジスタ群１３１が配列形成される。ＮＡＮＤセルア
レイ１１の左側にも同様にｎ型ウェル１２２が形成され
、ここに各ワード線ＷＬに接続される第２のｐチャネル
ＭＯＳトランジスタ１３２が配列形成される。第１のｐ
チャネルＭＯＳトランジスタ群１３１は、データ消去時
にＮＡＮＤセルアレイ１１内の少なくとも一つのブロッ
クのワード線に負の高電圧を印加するためのものであり
、ソース（またはドレイン）はそれぞれのワード線につ
ながり、ドレイン（またはソース）およびゲートは少な
くとも一つのＮＡＮＤセルブロック（図の場合、８Ｘ１
０２４ビツトのブロック）毎にそれぞれ共通に信号線Ｃ
ＧＥおよび５ＣＣ１に接続されている。ｎ型ウェル１２
１には、ウェル電位制御信号線ＨＷ１が接続されている
。第２のｐチャネルＭＯＳトランジスタ群１３２は、第
１のｐチャネルＭＯＳトランジスタ群１３１側からＮＡ
ＮＤセルアレイ１１に負の高電圧を印加した時にこれが
ｎチャネルＭＯＳトランジスタからなるデコーダ回路１
４側に伝わるのを阻止するために設けられている。デコ
ーダ回路１４からの正電圧はこの第１のｐチャネルＭＯ
Ｓトランジスタ群１３２を通してＮＡＮＤセルアレイ１
イに伝達される。この様なスイッチング機能を発揮させ
るべく、ｎ型ウェル１２２および第２のｐチャネルＭＯ
Ｓトランジスタ群１３２のゲートはそれぞれ制御信号線
ＨＷ２および５ＣＧ２に接続され、これらに必要な制御
信号が与えられるようになりている。
線配列の右側にｎ型ウェル１２１が形成され、この中に
各ワード線ＷＬに接続される第１のｐチャネルＭＯＳト
ランジスタ群１３１が配列形成される。ＮＡＮＤセルア
レイ１１の左側にも同様にｎ型ウェル１２２が形成され
、ここに各ワード線ＷＬに接続される第２のｐチャネル
ＭＯＳトランジスタ１３２が配列形成される。第１のｐ
チャネルＭＯＳトランジスタ群１３１は、データ消去時
にＮＡＮＤセルアレイ１１内の少なくとも一つのブロッ
クのワード線に負の高電圧を印加するためのものであり
、ソース（またはドレイン）はそれぞれのワード線につ
ながり、ドレイン（またはソース）およびゲートは少な
くとも一つのＮＡＮＤセルブロック（図の場合、８Ｘ１
０２４ビツトのブロック）毎にそれぞれ共通に信号線Ｃ
ＧＥおよび５ＣＣ１に接続されている。ｎ型ウェル１２
１には、ウェル電位制御信号線ＨＷ１が接続されている
。第２のｐチャネルＭＯＳトランジスタ群１３２は、第
１のｐチャネルＭＯＳトランジスタ群１３１側からＮＡ
ＮＤセルアレイ１１に負の高電圧を印加した時にこれが
ｎチャネルＭＯＳトランジスタからなるデコーダ回路１
４側に伝わるのを阻止するために設けられている。デコ
ーダ回路１４からの正電圧はこの第１のｐチャネルＭＯ
Ｓトランジスタ群１３２を通してＮＡＮＤセルアレイ１
イに伝達される。この様なスイッチング機能を発揮させ
るべく、ｎ型ウェル１２２および第２のｐチャネルＭＯ
Ｓトランジスタ群１３２のゲートはそれぞれ制御信号線
ＨＷ２および５ＣＧ２に接続され、これらに必要な制御
信号が与えられるようになりている。
この様に構成された周辺回路部の動作を次に説明する。
先ず、データ消去時には、ＣＧＥ” ２０Ｖ、５ＣＧ
Ｉ−−２５Ｖ、ＨＷｔ 。
Ｉ−−２５Ｖ、ＨＷｔ 。
ＨＷ２および５ＣＧ２にはＶｃｃ”５Ｖを与える。この
ときｉｌのｐチャネルＭＯＳトランジスタ群１２１はオ
ン、第２のｐチャネルＭＯＳトランジスタ群１２２はオ
フである。ＳＣＧ。
ときｉｌのｐチャネルＭＯＳトランジスタ群１２１はオ
ン、第２のｐチャネルＭＯＳトランジスタ群１２２はオ
フである。ＳＣＧ。
に与える負電圧を一２５Ｖとしているのは、ＣＧＥ−−
２０Ｖをしきい値電圧分の降下なくワード線に転送する
ためで−ある。これにより、ＮＡＮＤセルアレイ１１の
ワード線ＷＬには一２０ｖが転送され、前述したように
全てのメモリセル、いまの例では８１９２ビツトのメモ
リセルが消去される。
２０Ｖをしきい値電圧分の降下なくワード線に転送する
ためで−ある。これにより、ＮＡＮＤセルアレイ１１の
ワード線ＷＬには一２０ｖが転送され、前述したように
全てのメモリセル、いまの例では８１９２ビツトのメモ
リセルが消去される。
データ書込み時は、例えばワード線ＷＬ８に沿うメモリ
セルＭ８に書込む場合を例にとると、ＣＧＥ−５Ｖ、５
ＣＧｌ、ＨＷｌおよびＨＷ２を１８Ｖとし、５ＣＧ２−
ＯＶとする。そしてワード線ＷＬ１〜ＷＬ７へのデコー
ダ出力を９Ｖ、ワード線ＷＬ８へのデコーダ出力を１８
Ｖとする。
セルＭ８に書込む場合を例にとると、ＣＧＥ−５Ｖ、５
ＣＧｌ、ＨＷｌおよびＨＷ２を１８Ｖとし、５ＣＧ２−
ＯＶとする。そしてワード線ＷＬ１〜ＷＬ７へのデコー
ダ出力を９Ｖ、ワード線ＷＬ８へのデコーダ出力を１８
Ｖとする。
このとき、第１のｐチャネルＭｏＳトランジスタ群１２
１はオフ、第２のｐチャネルＭＯＳトランジスタ群１２
２はオンとなり、第２のｐチャネルＭＯＳトランジスタ
群１２２を介してワード線Ｗ Ｌ １〜Ｗ Ｌ ７ Ｌ
９ Ｖ 、 ７−ド線ＷＬｓｌ：１８Ｖが与えられる
。ビット線およびその他の制御線には先に説明したデー
タ書込み時と同様にそれぞれ必要な電位が与えられる。
１はオフ、第２のｐチャネルＭＯＳトランジスタ群１２
２はオンとなり、第２のｐチャネルＭＯＳトランジスタ
群１２２を介してワード線Ｗ Ｌ １〜Ｗ Ｌ ７ Ｌ
９ Ｖ 、 ７−ド線ＷＬｓｌ：１８Ｖが与えられる
。ビット線およびその他の制御線には先に説明したデー
タ書込み時と同様にそれぞれ必要な電位が与えられる。
これにより、データ書込みがなされる。
読出し時は、ＳＣＧ、、ＨＷ、、ｎｗ２およびＣＧＥを
５ｖとし、５ＣＧ２− ５Ｖとする。これにより、第１
のｐチャネルＭＯＳトランジスタ群１２１はオフ、第２
のｐチャネルＭＯＳトランジスタ群１２２はオン状態と
なる。デコーダからのワード線イの出力は、前述のよう
に選択ワード線に対応してＯｖ２それ以外は５Ｖとする
。これにより、選択ワード線に沿ったメモリセルのデー
タが読み出される。５ＣＧ２を一５ｖにしているのは、
０■をしきい値降下なくワード線に転送するためである
。
５ｖとし、５ＣＧ２− ５Ｖとする。これにより、第１
のｐチャネルＭＯＳトランジスタ群１２１はオフ、第２
のｐチャネルＭＯＳトランジスタ群１２２はオン状態と
なる。デコーダからのワード線イの出力は、前述のよう
に選択ワード線に対応してＯｖ２それ以外は５Ｖとする
。これにより、選択ワード線に沿ったメモリセルのデー
タが読み出される。５ＣＧ２を一５ｖにしているのは、
０■をしきい値降下なくワード線に転送するためである
。
このようにして、ＮＡＮＤセルアレイの両側にｐチャネ
ルＭＯＳトランジスタ群を配置することにより、ワード
線に対して正および負の高電圧を支障なく供給すること
ができる。
ルＭＯＳトランジスタ群を配置することにより、ワード
線に対して正および負の高電圧を支障なく供給すること
ができる。
［発明の効果］
以上述べたように本発明によれば、正、負の高電圧をワ
ード線に与えてデータ書込みおよび消去を行なうため、
従来方式に比べて基板電流が少なくなり、薄いゲート絶
縁膜の劣化が抑制されて不揮発性メモリの信頼性向上が
図られる。また基板電流が少ないので、チップ内部に昇
圧回路を構成することが容易になる。
ード線に与えてデータ書込みおよび消去を行なうため、
従来方式に比べて基板電流が少なくなり、薄いゲート絶
縁膜の劣化が抑制されて不揮発性メモリの信頼性向上が
図られる。また基板電流が少ないので、チップ内部に昇
圧回路を構成することが容易になる。
第１図は本発明の一実施例のＥ２ ＦＲＯＭの要部構成
を示す等価回路図、第２図はその一つのＮＡＮＤセル部
の構成を示す平面図、第３図（ａ）（ｂ）は第２図のＡ
−Ａ−およびＢ−Ｂ−断面図、第４図はこの実施例のＥ
２ ＦＲＯＭの動作を説明するためのタイミング図、第
５図はデータ書込み時の各部電位関係を示す図、第６図
はデータ読出し時の各部電位関係を示す図である。 １１・・・ＮＡＮＤセルアレイ、１２．．１２２・・・
ｎ型ウェル、１３１・・・第１のｐチャネルＭＯＳトラ
ンジスタ群、１３２・・・第２のｐチャネルＭＯＳトラ
ンジスタ群、１４・・・デコーダ回路、Ｍｌ〜Ｍ８・・
・メモリセル、ＷＬ、〜ＷＬ８・・・ワード線、ＢＬ・
・・ビット線、１・・・ｐ型シリコン基板、２・・・素
子分離絶縁膜、３・・・第１ゲート絶縁膜、４・・・浮
遊ゲート、５・・・第２ゲート絶縁膜、６・・・制御ゲ
ート。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 （ａ） （ｂ） 溶 図 ｖ Ｏ■ ０■ 麻 図 第 図
を示す等価回路図、第２図はその一つのＮＡＮＤセル部
の構成を示す平面図、第３図（ａ）（ｂ）は第２図のＡ
−Ａ−およびＢ−Ｂ−断面図、第４図はこの実施例のＥ
２ ＦＲＯＭの動作を説明するためのタイミング図、第
５図はデータ書込み時の各部電位関係を示す図、第６図
はデータ読出し時の各部電位関係を示す図である。 １１・・・ＮＡＮＤセルアレイ、１２．．１２２・・・
ｎ型ウェル、１３１・・・第１のｐチャネルＭＯＳトラ
ンジスタ群、１３２・・・第２のｐチャネルＭＯＳトラ
ンジスタ群、１４・・・デコーダ回路、Ｍｌ〜Ｍ８・・
・メモリセル、ＷＬ、〜ＷＬ８・・・ワード線、ＢＬ・
・・ビット線、１・・・ｐ型シリコン基板、２・・・素
子分離絶縁膜、３・・・第１ゲート絶縁膜、４・・・浮
遊ゲート、５・・・第２ゲート絶縁膜、６・・・制御ゲ
ート。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 （ａ） （ｂ） 溶 図 ｖ Ｏ■ ０■ 麻 図 第 図
Claims (4)
- （１）半導体基板上に電荷蓄積層と制御ゲートが積層さ
れ、電荷蓄積層と基板との間の電荷の授受によりデータ
書替えを行なうメモリセルを配列して構成される不揮発
性半導体メモリ装置において、選択メモリセルの制御ゲ
ートに負の高電圧を印加し、ソース、ドレインおよび基
板を低電位として電荷蓄積層の電子を基板に放出させる
消去モードと、選択メモリセルの制御ゲートに正の高電
圧を印加し、ソース、ドレインおよび基板を低電位とし
て基板から電荷蓄積層に電子を注入する書込みモードと
を有することを特徴とする不揮発性半導体メモリ装置。 - （２）半導体基板上に電荷蓄積層と制御ゲートが積層さ
れ、電荷蓄積層と基板との間の電荷の授受によりデータ
書替えを行なうメモリセルが複数個ずつ直列接続されて
ＮＡＮＤセルを構成してマトリクス配列され、各ＮＡＮ
Ｄセルの一端部のドレインがビット線に接続され、各メ
モリセルの制御ゲートがワード線に接続されて構成され
る不揮発性半導体メモリ装置において、選択されたＮＡ
ＮＤセル内の全てのワード線に負の高電圧を印加し、ビ
ット線を低電位として電荷蓄積層の電子を基板に放出さ
せる消去モードと、選択されたワード線に正の高電圧を
印加し、選択されたビット線を低電位とし、非選択のワ
ード線および非選択のビット線を正の中間電位として、
選択されたメモリセルで基板から電荷蓄積層に電子を注
入する書込みモードとを有することを特徴とする不揮発
性半導体メモリ装置。 - （３）ＮＡＮＤセルアレイのワード線配列の一方の端部
に、各ワード線に接続される第１のｐチャネルＭＯＳト
ランジスタ群が配置され、他方の端部に各ワード線に接
続される第２のｐチャネルＭＯＳトランジスタ群が配置
され、第１のｐチャネルＭＯＳトランジスタ群をオン、
第２のｐチャネルＭＯＳトランジスタ群をオフとして、
第１のｐチャネルＭＯＳトランジスタ群を介してワード
線に負の高電圧を印加し、第１のｐチャネルＭＯＳトラ
ンジスタ群をオフとし、第２のｐチャネルＭＯＳトラン
ジスタ群を選択的にオンとして第２のｐチャネルＭＯＳ
トランジスタ群を介してワード線に正電圧または接地電
位を与えるようにしたことを特徴とする請求項２記載の
不揮発性半導体メモリ装置。 - （４）メモリセルは、電荷蓄積層と基板間のゲート絶縁
膜がチャネル領域全面に亙って薄いトンネル絶縁膜であ
る請求項１、２または３のいずれかに記載の不揮発性半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240489A JP2804066B2 (ja) | 1989-02-22 | 1989-02-22 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240489A JP2804066B2 (ja) | 1989-02-22 | 1989-02-22 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223097A true JPH02223097A (ja) | 1990-09-05 |
| JP2804066B2 JP2804066B2 (ja) | 1998-09-24 |
Family
ID=12635132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240489A Expired - Lifetime JP2804066B2 (ja) | 1989-02-22 | 1989-02-22 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2804066B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310696A (ja) * | 1991-04-10 | 1992-11-02 | Nec Corp | 不揮発性半導体記憶装置の起動方法 |
| JPH05174588A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| US5402382A (en) * | 1991-10-04 | 1995-03-28 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device capable of erasing by a word line unit |
| US5412608A (en) * | 1992-11-13 | 1995-05-02 | Nec Corporation | Method of erasing data on non-volatile semi-conductor memory |
| US5414665A (en) * | 1993-04-05 | 1995-05-09 | Nec Corporation | Method of erasing data stored in electrically erasable and programmable read only memory device without deterioration of characteristics |
| JPH07122091A (ja) * | 1993-10-28 | 1995-05-12 | Nec Corp | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
| JP2003338189A (ja) * | 2002-05-17 | 2003-11-28 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリのワードラインデコーダ |
| JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
| US8830751B2 (en) | 2011-09-07 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1989
- 1989-02-22 JP JP4240489A patent/JP2804066B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310696A (ja) * | 1991-04-10 | 1992-11-02 | Nec Corp | 不揮発性半導体記憶装置の起動方法 |
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| JPH07122091A (ja) * | 1993-10-28 | 1995-05-12 | Nec Corp | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
| JP2003338189A (ja) * | 2002-05-17 | 2003-11-28 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリのワードラインデコーダ |
| JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
| US8830751B2 (en) | 2011-09-07 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9105335B2 (en) | 2011-09-07 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9368210B2 (en) | 2011-09-07 | 2016-06-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2804066B2 (ja) | 1998-09-24 |
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