JPH02223100A - データ列発生回路及びその回路を用いたメモリテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、特殊な変化を行なうデータ列を発生するデー
タ列発生回路、及び、そのデータ列発生回路を用いたメ
モリテスト装置に関する。

［従来の技術］ 従来、半導体メモリ、例えば、ＲＡ　Ｍ　（Ｒａｎｄｏ
ｍＡｃｃｅｓｓ　）ｆｅｅｏｒｙ）のテスト方法として
、アドレスをコンブリメントに変化させていく方法があ
る（雑誌［電子材料Ｊ、１９７４年１月号、ｐｐ５８−
５９参照）。

ここで、アドレスコンプリメントとは、アドレス数Ｎの
メモリのアドレスＡ（１）、Ａ（２＞、・・・・・・Ａ
（Ｎ）（但し、Ａ（Ｘ）はＸが大きいものほど大きいア
ドレスとする）を、Ａ（１）、Ａ（Ｎ）　、Ａ　（２）
、Ａ　（Ｎ−１＞　、・・・Ａ　（Ｎ／２−１）、Ａ（
Ｎ／２）の順に交互に相補的に入力すること、又は、Ａ
　（Ｎ）　、　Ａ　（１）、Ａ　（Ｎ−１）、Ａ（２）
・・・・・・Ａ　（Ｎ／２）、Ａ　（Ｎ／２−１）の順
に交互に相補的に入力することをいう。

なお、以下では、前者を昇順のアドレスコンプリメント
と呼び、後者を降順のアドレスコンプリメントと呼ぶ。

アドレスコンプリメントは、メモリのアドレスデコーダ
の各ビットが、アドレスが入力される毎に論理「１」と
論理「０」との間で交互に変化するので、メモリの特に
アドレスデコーダの動作を動的にテストすることができ
る。

従来のアドレスコンプリメントを適用したメモリテスト
装置を第２図のブロック図に示し、そのテスト手順を第
３図のフローチャートに示す。

第２図において、テスト装置本体１０がメモリ１１のテ
ストを行なう、テスト装置本体１０はメモリ１１に対す
る書込みデータを発生すると共に、メモリ１１のメモリ
エリアを特定するアドレスを発生するものである。書込
みデータは、入力データラッチ回路１２でラッチされて
メモリ１１に与えられる。アドレスは、アドレスラッチ
回路１３でラッチされてメモリ１１に与えられる。また
、テスト装置本体１０は、図示は省略するがメモリ１１
に対して書込み動作又は読出し動作を指示する書込み読
出し制御信号を与える。また、メモリ１１から読み出さ
れたデータは、出力データラッチ回路１４でラッチされ
てテスト装置本体１０に与えられるようになされている
。

なお、アドレス及び書込みデータは、共通のバスによっ
てテスト装置本体１０から入力データラッチ回路１２又
はアドレスラッチ回路１３に与えられる。

メモリ１１に対する基本的な書込み動作は、最初のサイ
クルで書込みアドレスを出力してアドレスラッチ回路１
３にラッチさせ、次のサイクルで書込みデータを出力し
て入力データラッチ回路１２にラッチさせることで行な
う、また、メモリ１１に対する基本的な読出し動作は、
最初のサイクルで読出しアドレスを出力してアドレスラ
ッチ回路１３にラッチさせ、次のサイクルでそのアドレ
スのメモリエリアからデータを読み出して出力データラ
ッチ回Ｆ４１４にラッチさせることで行なう。

テスト装置本体１０は、このような基本的な書込み動作
及び読出し動作を組み合わせてなる第３図のテスト手順
に従って、メモリ１１をテストする。

まず、テスト装置本体１０は、パラメータｉを初期値１
に設定した後、最初のサイクルでアドレスＡ（ｉ）を出
力し、次のサイクルでデータＤを出力してアドレスＡ（
ｉ）のメモリエリアにデータＤを書込む（ステップ１０
０〜１０２）。

次いで、最初のサイクルでアドレスＡ（ｉ）の相補アド
レス（アドレスＡ（ｉ）の全ビットの論理レベルを反転
させたアドレス）ＩＡ（ｉ）を出力し、次のサイクルで
データＤを出力してアドレスＴＡ（ｉ）のメモリエリア
にデータＤを書込む（ステップ１０３．１０４）。

その後、パラメータｉをインクリメントし、パラメータ
ｉがメモリ１１のアドレス数Ｎの半分の値Ｎ／２になっ
ていないことを確認して上述のステップ１０１に戻り、
パラメータｌが値Ｎ／２になった段階で第１のループ処
理を終了して第２のループ処理に進む（ステップ１０５
．１０６）。

従って、この第１のループ処理は、昇順のアドレスコン
プリメントによってメモリ１１の全てのエリアにデータ
Ｄを書込む処理である。

テスト装置本体１０は、第２のループ処理では、まず、
パラメータｉを初期値１に設定した後、最初のサイクル
でアドレスＡ（ｉ）を出力し、次のサイクルでそのメモ
リエリアからデータＤを読出してテストすると共に、読
出したデータＤの反転データＩＤを出力して読出したば
かりのメモリエリアにデータＩＤを書込む（ステップ１
１０〜１１３）。

次いで、最初のサイクルでアドレスＡ（ｉ）の相補アド
レスＩＡ（ｉ）を出力し、次のサイクルて′そのメモリ
エリアからデータＤを２売出してテストすると共に、読
出したデータＤの反転データＩＤを出力して読出したば
かりのメモリエリアにデータＩＤを書込む（ステップ１
１４〜１１６）。

その後、パラメータｉをインクリメントし、パラメータ
ｉが値Ｎ／２になっていないことを確認して上述のステ
ップ１１１に戻り、パラメータｉが値Ｎ／２になった段
階で第２のループ処理を終了して第３のループ処理に進
む（ステップ１１７．１１８）。

従って、この第２のループ処理は、昇順のアドレスコン
プリメントによって、メモリ１１の各エリアから記憶デ
ータＤを読出してテストを行ない、読出したエリアに読
出したデータの反転データＩＤを書込んでいく処理であ
る。

第３のループ処理は、第２のループ処理と同様な処理で
あるが、メモリ１１の各エリアから読み出されるデータ
がデータＩＤである点、及び各エリアに書込むデータが
データＤである点が異なる（ステップ１２０〜１２８）
。

テス］・装置本体１０は、第３のループ処理が終了する
と、第４のループ処理（ステップ１３０〜１３８）に進
む。第４のループ処理は、第１〜第３のループ処理とは
異なり降順のアドレスコンプリメントによる。第４の処
理ループは、降順のアドレスコンプリメントによって、
メモリ１１の各エリアから記憶データＤを読出してテス
トを行ない、読出したメモリエリアに読出したデータの
反転データＩＤを書込んでいく処理である。

テスト装置本体１０は、第４のループ処理が終了すると
、第５のループ処理（ステップ１４０〜１４８）に進む
。第５のループ処理は、第４のループ処理と同様な降順
のアドレスコンプリメントによる処理であるが、メモリ
１１の各エリアから読み出されるデータがデータＩＤで
ある点、及び各エリアに書込むデータがデータＤである
点が第４の処理ループと異なる。

テスト装置本体１０は第５のループ処理が終了すると、
メモリ１１に対する一連のテストを終了させる。

［発明が解決しようとする課題］ 上述した従来のメモリテスト装置では、テスト装置本体
１０はアドレスコンプリメントに従って変化するアドレ
スを２サイクル毎に発生しなければならない。また、こ
れらの中間サイクルにおいてデータを発生しなければな
らない。サイクルがテストの総時間を決定するため、短
いサイクルを実現することが望ましい。

アドレスコンプリメントに従で変化するアドレス及びそ
の中間サイクルで出力するデータをソフトウェア的に発
生することはサイクルが長く必要となる。そこで、従来
では、サイクルを短くできるように、発生すべきアドレ
ス及びデータを全て用意して補助記憶装置１０ａに格納
しておき、この補助記憶装置１０ａから順次読出して次
々と出力するようにしていた。

ところで、補助記憶装置１０ａに用意して格納しておく
アドレス及びデータの総量は、次式アドレス及びデータ
の総量＝（アドレス入力のサイクル＋データ読出し・書
込みのサイクル）×メモリのアドレス数×ループ数 ＝２ＸＮＸ５＝ｌＯＮ　　　　　　　　・・・（１）よ
り求めることができ、ＩＯＮサイクル分という多くの量
である。

今後、ますますＲＡＭの容量、従って、メモリのアドレ
ス数Ｎが大きくなっていく傾向にある。

この場合には、用意しておくアドレス及びデータの総量
１ＯＮがメモリのアドレス数Ｎに比例しているので、用
意しておく総量は非常に大きくなり、補助記憶装置（例
えば、ディスクメモリ容量）１０ａには入り切らなくな
ることも生じる。すなわち、アドレスコンプリメント方
式に従うメモリテストを実行し得なくなることも生じる
。複数の補助記憶装置に分けて記憶すれば、記憶するこ
とも可能であるが、この場合には、メモリテスト装置の
構成を複雑なものとする。

そこで、アドレスを単純にインクリメントして発生させ
てテストするメモリテスト装置が提案されている。第４
図は、この提案されたメモリテスト装置を示すブロック
図であり、第２図との同一部分には同一符号を付して示
している。

このメモリテスト装置においては、アドレスを単純にイ
ンクリメントして発生するカウンタ回路１５を設け、テ
ストモードにおいては、このカウンタ回路１５からのア
ドレスをマルチプレクサ回路１６が選択してメモリ１１
に与えるようにしている。従って、テスト装置本体１７
は、各処理ループの開始時にカウンタ回路１５をリセッ
トすれば良い、この従来装置では、アドレスはカウンタ
回路１５が発生するので、テスト装置本体１７にアドレ
スを記憶しておく必要がなく、また、アドレスが一巡す
る間、入力データラッチ回路１２に同一データをラッチ
させてデータの書込みを行な４うことかできる。従って
、ごく僅かな書込みデータだけをテスト装置本体１７が
記憶していれば良熱。

しかし、この従来装置では、アドレスが単純なインクリ
メント変化であるため、メモリ１１の特にアドレスデコ
ーダの動的な動作をテストすることができない。

本発明は、以上の点を考慮してなされたものであり、ア
ドレスコンプリメントに従うテストを実行することがで
きる、しかも、テスト装置本体に用意しておくデータ量
が少なくて良いメモリテスト装置を提供しようとするも
のである。また、そのようなメモリテスト装置を実現さ
せることができるデータ列発生回路を提供しようとする
ものである。

［課題を解決するための手段］ 第１の本発明は、メモリテスト装置に適用可能なデータ
列発生回路に関する。この第１の本発明は、中央値より
大きい値及び中央値より小さい値をクロック信号の発生
毎に交互にとりながら、しかも、クロック信号の発生が
多くなるに従って中央値に収束していくように変化する
データ列を発生しようとするものである。このようなデ
ータ列を発生すべく、第１の本発明を、カウンタ回路と
、このカウンタ回路から出力された最下位ビットデータ
が一方の論理レベルのとき、カウンタ回路から出力され
た他のビットデータをそのまま通過させて出力すると共
に、最下位ビットデータが他方の論理レベルのとき、カ
ウンタ回路から出力された他のビットデータを反転させ
て出力するゲート回路と、カウンタ回路にリセット信号
を与えた後、カウンタ回路に所定周期のクロック信号を
与える制御回路とで構成した。

第２の本発明によるメモリテスト装置は、第１の本発明
によるデータ列発生回路をアドレスコンプリメントに従
ったアドレスの発生回路として用い、テスト装置本体が
発生されたアドレスによって特定された半導体メモリの
エリアをアクセスして半導体メモリをテストするもので
ある。

［作用］ 第１の本発明においては、カウンタ回路は、制御回路か
ら与えられるリセット信号によってリセットされた後、
制御回路から与えられるクロック信号によってカウント
値を１ずつ更新していく。

ゲート回路は、カウンタ回路から出力された最下位ビッ
トデータが一方の論理レベルのとき、カウンタ回路から
出力された他のビットデータをそのまま通過させて出力
すると共に、最下位ビットデータが他方の論理レベルの
とき、カウンタ回路から出力された他のビットデータを
反転させて出力する。

これにより、出力データは、中央値より大きい値及び中
央値より小さい値をクロック信号の発生毎に交互にとり
ながら、しかも、クロック信号の発生が多くなるに従っ
て中央値に収束していくように変化するデータ列となる
。

従って、第１の本発明のデータ列発生回路が発生したデ
ータ列は、メモリテスト装置から見れば、アドレスコン
プリメントに従ったアドレスとなる。

そこで、第２の本発明では、このデータ列発生回路をア
ドレスコンプリメントに従ったアドレスの発生回路とし
て用いた。そのため、テスト装置本体は、アドレスを発
生せず、アドレスによって特定されたメモリエリアをア
クセスする。すなわち、半導体メモリが書込み及び読出
しの双方が可能であれば、アドレス、によって特定され
たメモリエリアにデータを書込んだり、又は、読出した
りしてテストを行ない、半導体メモリが、読出しだけが
可能なものであれば、アドレスによって特定されたメモ
リエリアからデータを読出してテストを行なう。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

夾旌皿ム仝体■戒 まず、実施例の全体構成について説明する。

第１図はこの実施例の全体構成を示すブロック図である
。第１図において、テスト装置本体２０は、テスト対象
であるメモリ２１に対する書込みデータを発生すると共
に、メモリ２１から読み出されたデータをテストするも
のである。書込みデータは、入力データラッチ回路２２
にラッチされてメモリ２１に与えられる。また、メモリ
２１の通常の使用時のためにアドレスラッチ回路２３が
設けられている。しかし、この実施例の場合、テスト装
置本体２０はアドレスを発生せず、そのため、アドレス
ラッチ回路２３は、テストモードにおいては意味を有し
ない。メモリ２１から読み出されたデータは、出力デー
タラッチ回路２４でラッチされてテスト装置本体２０に
与えられる。

メモリ２１のアクセスするメモリエリアを特定するアド
レスは、テスト装置本体２０の制御の下に、アドレス発
生回路２５が発生する。アドレス発生回路２５は、カウ
ンタ回路２６及びアドレスコンプリメント化回路２７を
備えている。カウンタ回路２６は、テスト装置本体２０
からリセット信号ｒ（ＳＴが与えられた後、到来するク
ロック信号ＣＫに応じてカウントアツプするデータを発
生し、アドレスコンプリメント北回Ｂ２７は、そのデー
タを、テスト装置本体２０から与えられる昇順／降順指
示信号Ｕ／Ｄに応じて、昇順アドレスコンプリメントに
従うアドレス、又は、降順アドレスコンプリメントに従
うアドレスに変換して出力する。

アドレスラッチ回８２３にラッチされたアドレス、及び
、アドレス発生回路２５が発生したアドレスは、マルチ
プレクサ回路２８に与えられる。

マルチプレクサ回路２８には、テスト装置本体２０から
選択指示信号ＴＢＳが与えられ、マルチプレクサ回路２
８は、テストモードのときには、アドレス発生回路２５
が発生したアドレスをメモリ２１に与える。

アドレス　　　　２５の・ 次に、アドレス発生回路２５の詳細構成を説明する。

ここで、第５図はアドレス発生回路２５の詳細構成を示
すブロック図、第６図及び第７図はそれぞれアドレスコ
ンプリメント化回路２７の入出力データ等を示す図表で
ある。

なお、説明を簡単にするため、発生するアドレスが３ビ
ツトであるものとする。

第５図において、この実施例のカウンタ回路２６は、４
ビツトのアップカウンタでなり、上述したテスト装置本
体２０からリセット信号Ｒ８Ｔ及びクロック信号ＣＫが
与えられる。従って、カウンタ回路２６は、リセット信
号Ｒ８Ｔが与えられた後、クロック信号ＣＫが到来する
毎にカウントアツプしていき、第６図及び第７図に示す
ようにインクリメントしていく４ビツトデータＤ１〜Ｄ
４を出力する。

この４ビツトデータＤ１〜Ｄ４がアドレスコンプリメン
ト化回路２７に与えられる。アドレスコンプリメント化
回路２７には、テスト装置本体２０から昇順／降順指示
信号Ｕ／Ｄが与えられる。

昇順／降順指示信号Ｕ／Ｄは、昇順アドレスコンプリメ
ントを指示する場合には論理「１」で、降順アドレスコ
ンプリメントを指示する場合には論理「０」をとるもの
である。

アドレスコンプリメント化回路２７は、カウンタ回路２
６の最下位ビットデータＤｏと昇順／降順指示信号Ｕ／
Ｄの排他的ノアを得る排他的ノア１１１１ｉ’ｌＯと、
この排他的ノア出力Ｓ３０とカウンタ回路２６からの最
下位ビットデータ以外の各ビットデータＤ１〜Ｄ３．＼
・の排他的論理和をとる３個の排他的論理和回路３１〜
３３とからなる。排他的論理和回路３１〜３３からの出
力データＡ１〜Ａ３がアドレスとなる。

以上の構成において、昇順／降順指示信号Ｕ／Ｄが昇順
アドレスコンプリメント（論理「１」）を指示している
ときには、排他的ノア回路３０はカウンタ回路２６から
の最下位ビットデータＤＯを反転するインバータ回路と
して動作して、最下位ビットデータ列１”０１０１０１
０１Ｊの反転データ列でなる排他的ノア出力列ｒｌｏ１
０１０１０」を出力する。

各排他的論理和回路３１〜３３は、排他的ノア出力Ｓ３
０が論理「１」のときにカウンタ回路２６から到来する
各ビットデータＤ１〜Ｄ３をそのまま通過させ、排他的
ノア出力Ｓ３０が論理「０」のときにカウンタ回路２６
から到来する各ビットデータＤ１〜Ｄ３を反転させて通
過させるものである。上述のように、排他的ノア出力Ｓ
３０がｒｌｏｌｏｌｏｌｏ、のように変化するので、各
排他的論理和回路３１〜３３は、最初のサイクルでは各
ビットデータＤ１〜Ｄ３をそのまま通過させ、次のサイ
クルでは各ビットデータＤ１〜Ｄ３を反転させて出力さ
せ、その後のサイクルでは通過、反転を交互に繰り返し
て出力する。

かくして、第６図に示すように、昇順／降順指示信号Ｕ
／Ｄが昇順アドレスコンプリメントを指示する場合には
、昇順アドレスコンプリメントに従うアドレスＡ１〜Ａ
３のデータ列がアドレス発生回路２５から出力される。

他方、昇順／降順指示信号Ｕ／Ｄが降順アドレスコンプ
リメント（論理「０」）を指示しているときには、排他
的ノア回路３０はカウンタ回路２６からの最下位ビット
データＤｏをそのまま通過させる回路として動作して、
最下位ビットデータＤｏのデータ列「０１０１０１０１
」をそのまま出力する。

そのため、各排他的論理和回路３１〜３３は、最初のサ
イクルではカウンタ回路２６がらの各ビットデータＤ１
〜Ｄ３を反転させて出力し、次のサイクルでは各ビット
データＤ１〜Ｄ３をそのまま通過させ、その後のサイク
ルでは反転、通過を交互に繰り返して出力する。

かくして、第７図に示すように、昇順／降順指示信号Ｕ
／Ｄが降順アドレスコンプリメントを指示する場合には
、降順アドレスコンプリメントに従うアドレスのＡ１〜
八３のデータ列がアドレス発生回路２５から出力される
。

夾旌但曵テス上王崖 次に、この実施例によるテスト手順について説明する。

第８図はこの実施例によるテスト手順を示すフローチャ
ートである。

テスト装置本体２０は、まず、アドレス発生回路２５の
アドレスコンプリメント北回Ｉ！１２７．に昇順アドレ
スコンプリメントを指示する昇順／降順指示信号Ｕ／Ｄ
を出力すると共に、メモリ２１に対する書込みデータＤ
を出力して入力データラッチ回路２２にラッチさせる（
ステップ２００．２０１）、このとき、アドレスコンプ
リメント化回路２７は、昇順アドレスコンプリメントに
従うアドレスを発生できる状態になる。

次いで、アドレス発生回路２５のカウンタ回路２６にリ
セット信号Ｒ３Ｔを出力してカウンタ回路２６をリセッ
トさせ、また、マルチプレクサ回路２８にアドレスコン
プリメント化回路２７がらのアドレスを選択させる選択
指示信号ＴＢＳを与える（ステップ２０２．２ｏ３）。

以上までの処理が第１のループ処理におけるイニシャル
処理である。このようなイニシャル処理が終了すると、
マルチプレクサ回路２８を介して昇順アドレスコンプリ
メントに従うアドレスをメモリ２１に与えて入力データ
ラッチ回路２２にラッチされている書込みデータＤを該
当するメモリエリアに書込む（ステップ２０４．２ｏ５
）。

その後、メモリ２１の全てのメモリエリアにデータＤを
書込んでいないことを確認して、上述のステップ２０４
に戻ってカウンタ回路２６にクロック信号ＣＫを与えて
昇順アドレスコンプリメントに従う次のアドレスを発生
させてメモリ２１に与える（ステップ２０６）。

このようなステップ２０４〜２０６でなる処理を繰返し
て昇順アドレスコンプリメントに従いながらメモリ２１
の全てのメモリエリアにデータＤを書込み、全てのメモ
リエリアにデータＤを書込んだときに第１のループ処理
を終了して第２のループ処理に進む。

この第２のループ処理において、昇順アドレスコンプリ
メントに従うアドレスをメモリ２１に与えると共に、書
込みデータをラッチさせるイニシャル処理は、第１のル
ープ処理とほぼ同様である（ステップ２１０〜２１３）
。しかし、第１のループ処理における書込みデータＤの
反転データＩＤを入力データラッチ回路２２に書込みデ
ータとしてラッチさせる点が第１のループ処理のインシ
ャル処理と異なる； このようなインシャル処理が終了すると、マルチプレク
サ回路２８を介して昇順アドレスコンプリメントに従う
アドレスをメモリ２１に与えて、まず、記憶されている
データＤを読出して出力データラッチ回路２４にラッチ
させて収り込んでテストを行ない、次いで、入力データ
ラッチ回路２２にラッチされている書込みデータＩＤを
該当するメモリエリアに書込む（ステップ２１４〜２１
６）。

その後、メモリ２１の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ２１
４に戻ってカウンタ回路２６にクロック信号ＣＫを与え
て昇順アドレスコンプリメントに従う次のアドレスを発
生させてメモリ２１に与える（ステップ２１７）。

このようなステップ２１４〜２１７でなる処理を繰返し
て昇順アドレスコンプリメントに従いながらメモリ２１
の全てのメモリエリアから記憶データＤを読出してテス
トを行ない、読出したメモリエリアにデータＩＤを書込
み、全てのメモリエリアに対するデータＤの読出し、デ
ータＩＤの書込みが終了したとき、この第２のループ処
理を終了して第３のループ処理に進む。

この第３のループ処理において、昇順アドレスコンプリ
メントに従うアドレスをメモリ２１に与えると共に、書
込みデータを入力データラッチ回路２２にラッチさせる
イニシャル処理は、第１のループ処理と同一である（ス
テップ２２０〜２２３）。

このようなインシャル処理が終了すると、マルチプレク
サ回路２８を介して昇順アドレスコンプリメントに従う
アドレスをメモリ２１に与えて、まず、記憶されている
データＩＤを読出して出力データラッチ回路２４にラッ
チさせて取り込んでテストを行ない、次いで、入力デー
タラッチ回路２２にラッチされている書込みデータＤを
読出したばかりのメモリエリアに書込む（ステップ２２
４〜２２６）。

その後、メモリ２１の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ２２
４に戻ってカウンタ回路２６にクロック信号ＣＫを与え
て昇順アドレスコンプリメントに従う次のアドレスを発
生させてメモリ２１に与える（ステップ２２７）。

このようなステップ２２４〜２２７でなる処理を繰返し
て昇順アドレスコンプリメントに従いながらメモリ２１
の全てのメモリエリアから記憶データＩＤを読出してテ
ストを行ない、そのメモリエリアにデータＤを書込み、
全てのメモリエリアに対するデータＩＤの読出し、デー
タＤの書込みが終了したとき、この第３のループ処理を
終了して第４のループ処理に進む。

この第４のループ処理において、テスト装置本体２０は
、まず、アドレス発生回路２５のアドレスコンプリメン
ト化回路２７に降順アドレスコンプリメントを指示する
昇順／降順指示信号Ｕ／Ｄを出力すると共に、メモリ２
１に対する書込みデータＩＤを出力して入力デークラッ
チ回路２２にラッチさせる（ステップ２３０．２３１）
。このとき、アドレスコンプリメント化回路２７は、降
順アドレスコンプリメントに従うアドレスを発生できる
状態になる。

次いで、アドレス発生回路２５のカウンタ回路２６にリ
セット信号Ｒ８Ｔを出力してカウンタ回路２６をリセッ
トさせ、また、マルチプレクサ回路２８にアドレスコン
プリメント北回ｉ２７からのアドレスを選択させる選択
指示信号ＴＢＳを与える（ステップ２３２．２３３）。

以上までの処理が第４のループ処理におけるインシャル
処理である。このようなイニシャル処理が終了すると、
マルチプレクサ回路２８を介して降順アドレスコンプリ
メントに従うアドレスをメモリ２１に与えて、まず、記
憶されているデータＤを読出して出力データラッチ回路
２４にラッチさせて収り込んでテストを行ない、次いで
、入力データラッチ回路２２にラッチされている書込み
データＩＤを読出したばかりのメモリエリアに書込む（
ステップ２３４〜２３６）。

その後、メモリ２１の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ２３
４に戻ってカウンタ回Ｆｒ４２６にクロック信号ＣＫを
与えて降順アドレスコンプリメントに従う次のアドレス
を発生させてメモリ２１に与える（ステップ２３７）。

このようなステップ２３４〜２３７でなる処理を繰返し
て降順アドレスコンプリメントに従いながらメモリ２１
の全てのメモリエリアから記憶データＤを読出してテス
トを行ない、そのメモリエリアにデータＩＤを書込み、
全てのメモリエリアに対するデータＤの読出し、データ
ＩＤの書込みが終了したとき、この第４のループ処理を
終了して第５のループ処理に進む。

この第５のループ処理において、降順アドレスコンプリ
メントに従うアドレスをメモリ２１に与えると共に、書
込みデータを入力データラッチ回路２２にラッチさせる
イニシャル処理は、第４のループ処理とほぼ同様である
（ステップ２４０〜２４３）。しかし、第４のループ処
理における書込みデータＤの反転データＩＤを入力デー
タラッチ回路２２にラッチさせる点が第４のループ処理
のインシャル処理とは異なる。

以上のイニシャル処理が終了すると、マルチプレクサ回
路２８を介して降順アドレスコンプリメントに従うアド
レスをメモリ２１に与えて、まず、記憶されているデー
タＩＤを読出して出力データラッチ回路２４にラッチさ
せて収り込んでテストを行ない、次いで、入力データラ
ッチ回路２２にラッチされている書込みデータＤを読出
したばかりのメモリエリアに書込む（ステップ２４４〜
２４６）。

その後、メモリ２１の全てのメモリエリアに対する処理
が終了していないことを確認して、上述のステップ２４
４に戻ってカウンタ回路２６にクロック信号ＣＫを与え
て降順アドレスコンプリメントに従う次のアドレスを発
生させてメモリ２１に与える（ステップ２４７）。

このようなステップ２４４〜２４７でなる処理を繰返し
て降順アドレスコンプリメントに従いながらメモリ２１
の全てのメモリエリアから記憶データＩＤを読出してテ
ストを行ない、そのメモリエリアにデータＤを書込み、
全てのメモリエリアに対するデータＩＤの読出し、デー
タＤの書込みが終了したとき、この第５のループ処理を
終了して一連のテストを終了させる。

夾旌凹り文型 従って、上述の実施例によれば、アドレス発生回路２５
は、昇順アドレスコンプリメントに従うデータ列や、降
順アドレスコンプリメントに従う特殊なデータ列を発生
することができる。このようなアドレス発生回路２５を
用いたので、テスト装置本体２０には各ループ処理にお
ける書込みデータ等の僅かな量のデータだけを記憶して
いれば良く、テスト装置本体２０の記憶構成を簡単なも
のとすることができる。しかも、アドレスコンプリメン
トに従うテストを実行できて動的なメモリテストを実行
することができる。

このようにテスト装置本体２０の記憶データ量が少なく
て良いので、今後ますます集積化が進んで大容量化する
メモリのテストにも、アドレスコンプリメントによるテ
ストを適用することができるようになる。

仏Ω叉施掴 （１）上述の実施例においては、テスト対象の半導体メ
モリがＲＡＭであるものを示したが、ＲＯＭ（Ｒｅａｄ
　ｏｎｌｙ　＋ｅｍｏｒｙ）に対しても適用することが
できる。すなわち、メモリの動的な特性、例えば、アド
レスデコーダの動的な特性をテストするためにアドレス
コンプリメントを適用することに意義がある半導体メモ
リに対しては、本発明を広く適用することができる。勿
論、メモリのアドレスのビット数及びデータのビット数
は、所定値に限定されないものではない。

（２）上述の実施例においては、５個のループ処理によ
ってメモリのテストを行なうものを示したが、これより
多くのループ処理でテストを行なっても良く、また、こ
れより少ないループ処理によってテストとを行なっても
良く、さらに、ループ処理の順序も上述の実施例のもの
に限定されない。要は、アドレスコンプリメントを用い
たテストであれば良い。

（３）テストを実行するための構成のうち、一部の構成
を、テストがなされるメモリを収容しているメモリチッ
プ上に構成しても良い。例えば、実施例のアドレス発生
回路２５をメモリ２１と同一のメモリチップ上に搭載し
ても良い。

（４）第５図に示したアドレス発生回路２５は、メモリ
テスト装置との関係では、アドレスを発生するものであ
るが、特殊な変化を行なうデータ列を発生するデータ列
発生回路としても意義を有し、例えば、複数ピッＩ・の
入力データからその入力データに応じた出力データを形
成する論理回路をテストする際のテストデータ発生回路
として用いることもでき、また、各種装置のシュミレー
ション用の入力データの発生回路として用いることもで
きる。

（５）上述の実施例においては、アドレス発生回路２５
におけるカウンタ回路２６がアップカウンタ構成のもの
を示したが、ダウンカウンタ構成のものであっても同様
に構成することができる。

［発明の効果］ 以上のように、第１の本発明によれば、中央値より大き
い値及び中央値より小さい値をサイクル毎に交互にとり
ながら、しかも、サイクルが進むに連れて中央値に収束
していくように変化する特殊なデータ列を発生すること
ができるデータ列発生回路を得ることができる。

また、第２の本発明によれば、第１の本発明にかかるデ
ータ列発生回路を、メモリテスト装置のアドレスコンプ
リメントに従うアドレスの発生回路として適用するよう
にしたので、テスト装置本体に多くのテスト用アドレス
やデータを記憶しておく必要がなくなり、メモリテスト
装置の構成を簡単にすることができると共に、大容量の
半導体メモリをもアドレスコンプリメントに従ってテス
トすることをできるようにし得る。

【図面の簡単な説明】

第１図は第２の本発明によるメモリテスト装置の構成を
示すブロック図、第２図は従来のメモリテスト装置の第
１例を示すブロック図、第３図は第２図の装置のテスト
手順を示すフローチャート、第４図は従来のメモリテス
ト装置の第２例を示すブロック図、第５図は第２の本発
明によるデータ列発生回路（第１の本発明のメモリテス
ト装置におけるアドレス発生回路）の一実施例を示すブ
ロック図、第６図及び第７図は第５図の回路の各部のデ
ータ内容を示す図表、第８図は第１図の装置のテスト手
順を示すフローチャートである。 ２０・・・テスト装置本体、２１・・・メモリ、２５・
・・アドレス発生回路、２６・・・カウンタ回路、２７
・・・アドレスコンプリメント化回路、３０・・・排他
的ノア回路、３１〜３３・・・排他的論理和回路。 第２図のメモリテスト手に画の７０−チ電−ト第 図（その２） 従来のメモリテスト装置のフ゛ａフク図（２）第 図 ３０：排他的ノア回路 ３１〜３３．排他的論理和回路 ２７１ドレスコン７°リメント化回路 ７ドレス発生回路を示す７”［＋１り図第５図 第５図の真理値を示す図（１） 第５図の真理像乞本ｆ凹（１） 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）カウンタ回路と、 このカウンタ回路から出力された最下位ビットデータが
   一方の論理レベルのとき、上記カウンタ回路から出力さ
   れた他のビットデータをそのまま通過させて出力すると
   共に、最下位ビットデータが他方の論理レベルのとき、
   上記カウンタ回路から出力された他のビットデータを反
   転させて出力するゲート回路と、 上記カウンタ回路にリセット信号を与えた後、上記カウ
   ンタ回路に所定周期のクロック信号を与える制御回路と
   を備え、 中央値より大きい値及び中央値より小さい値をクロック
   信号の発生毎に交互にとりながら、しかも、クロック信
   号の発生が多くなるに従って中央値に収束していくよう
   に変化するデータ列を発生するデータ列発生回路。
2. （２）請求項第１項記載のデータ列発生回路をアドレス
   コンプリメントに従ったアドレスの発生回路として用い
   、テスト装置本体が発生されたアドレスによって特定さ
   れた半導体メモリのエリアをアクセスして上記半導体メ
   モリをテストすることを特徴とするメモリテスト装置。