JPH02224043A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH02224043A JPH02224043A JP63289470A JP28947088A JPH02224043A JP H02224043 A JPH02224043 A JP H02224043A JP 63289470 A JP63289470 A JP 63289470A JP 28947088 A JP28947088 A JP 28947088A JP H02224043 A JPH02224043 A JP H02224043A
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- JP
- Japan
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- cpu
- memory
- address
- block
- cache memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000009977 dual effect Effects 0.000 claims abstract description 8
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリに関し、特にＣＰＵ側のアク
セスとメモリバス側アクセスの並行処理を行うキャッシ
ュメモリに関する。
セスとメモリバス側アクセスの並行処理を行うキャッシ
ュメモリに関する。
従来、シングルボートメモリセルを用いたキャッシュメ
モリでは、１つのアドレスに対するアクセスしか処理で
きないため、キャッシュミスによるメインメモリからの
キャッシュメモリの書き換えのためのライ■・アクセス
とＣＰＵからのアクセスとを同時に処理することができ
ない。通常、ＣＰ Ｕアクセスがキャッシュミスすると
、ＣＰＵが要求しているデータをメインメモリに取りに
行き、キャッシュメモリの内容を書換えると同時にｃｐ
ｕヘデータを渡す。
モリでは、１つのアドレスに対するアクセスしか処理で
きないため、キャッシュミスによるメインメモリからの
キャッシュメモリの書き換えのためのライ■・アクセス
とＣＰＵからのアクセスとを同時に処理することができ
ない。通常、ＣＰ Ｕアクセスがキャッシュミスすると
、ＣＰＵが要求しているデータをメインメモリに取りに
行き、キャッシュメモリの内容を書換えると同時にｃｐ
ｕヘデータを渡す。
ここでキャッシュのヒツト率を向上させるために用いら
れる手法として、キャッシュミスによるキャッシュメモ
リのＮ換え単位（以下ブロックサイズという）をＣＰＵ
バス暢の４倍程度（３２ビツトＣＰＵならば１６バイト
）にすることがある、この時、キャッシュメモリとメイ
ンメモリとの間のバス幅よりブロックサイズが大きい場
合は、メインメモリからキャッシュメモリへの転送（以
下ブロックロードという）は何回かに分けて行なわれる
。例えば、ブロックサイズが１６バイト２メモリバス幅
が３２ビツトの場合、２回転送されるわけであるが、そ
の転送の度にキャッシュメモリの更新が行なわれるなめ
、従来のキャッシュメモリでは、その間ｃｐｕはキャッ
シュメモリをアクセスすることができなかった６通常、
メインメモリのアクセス・サイクルは、ＣＰＩＪアクセ
ス・サイクルに比べ長い時間がかかるなめ、ブロックロ
ード中にＣＰＵがアクセスできないということは、ＣＰ
Ｕのスループッ１−を低下させてしまう。
れる手法として、キャッシュミスによるキャッシュメモ
リのＮ換え単位（以下ブロックサイズという）をＣＰＵ
バス暢の４倍程度（３２ビツトＣＰＵならば１６バイト
）にすることがある、この時、キャッシュメモリとメイ
ンメモリとの間のバス幅よりブロックサイズが大きい場
合は、メインメモリからキャッシュメモリへの転送（以
下ブロックロードという）は何回かに分けて行なわれる
。例えば、ブロックサイズが１６バイト２メモリバス幅
が３２ビツトの場合、２回転送されるわけであるが、そ
の転送の度にキャッシュメモリの更新が行なわれるなめ
、従来のキャッシュメモリでは、その間ｃｐｕはキャッ
シュメモリをアクセスすることができなかった６通常、
メインメモリのアクセス・サイクルは、ＣＰＩＪアクセ
ス・サイクルに比べ長い時間がかかるなめ、ブロックロ
ード中にＣＰＵがアクセスできないということは、ＣＰ
Ｕのスループッ１−を低下させてしまう。
この問題に対するキャッシュメモリの・一つの解決法と
して、メインメモリとキャッシュメモリの間にブロック
ロードによって転送されたデータを保持するバッファ（
以下ブロックロードバッファという）を備え、ブロック
ロード中はそのバッフ・Ｔへ転送し、ブロックが全部揃
ったところで、キャッシュメモリの更新を行な・うとい
う手段がある。この方法によれば、ブロックロード中で
もブロックロードの終了時にキャッシュメモリの更新を
行なう時を除いて、ＣＰＵはキャッシュメモリをアクセ
スすることができる。
して、メインメモリとキャッシュメモリの間にブロック
ロードによって転送されたデータを保持するバッファ（
以下ブロックロードバッファという）を備え、ブロック
ロード中はそのバッフ・Ｔへ転送し、ブロックが全部揃
ったところで、キャッシュメモリの更新を行な・うとい
う手段がある。この方法によれば、ブロックロード中で
もブロックロードの終了時にキャッシュメモリの更新を
行なう時を除いて、ＣＰＵはキャッシュメモリをアクセ
スすることができる。
しか１７、この方法でもバッファからキャッシュメモリ
の書換え時には、そのアドレスがＣＰ ｔＪアドレスと
一致しているか否かによらずＣＰＵアクセスが待たされ
、またバッファも大量のハードウェアが要求される。例
えば、ブロックサイズ１６バイトの場合、】２８ビツト
・分のバッファが必要となる。
の書換え時には、そのアドレスがＣＰ ｔＪアドレスと
一致しているか否かによらずＣＰＵアクセスが待たされ
、またバッファも大量のハードウェアが要求される。例
えば、ブロックサイズ１６バイトの場合、】２８ビツト
・分のバッファが必要となる。
上述した従来のキャッシュメモリは、シングルボーＩ・
メモリセルを採用しているため、ＣＰＵ側のキャッシュ
メモリに対するアクセスと、メインメモリ側からのキャ
ッシュメモリの書換えのためのアクセスが異なるアドレ
スであっても同時に処理できないという欠点がある。ま
た、そのためにキャッシュのヒツト率を向上させようと
してブロックサイズを大きくすると、ＣＰＵのスルーブ
ツトが低下したり、バッファのハードウェアが必要とな
るという間がかある。
メモリセルを採用しているため、ＣＰＵ側のキャッシュ
メモリに対するアクセスと、メインメモリ側からのキャ
ッシュメモリの書換えのためのアクセスが異なるアドレ
スであっても同時に処理できないという欠点がある。ま
た、そのためにキャッシュのヒツト率を向上させようと
してブロックサイズを大きくすると、ＣＰＵのスルーブ
ツトが低下したり、バッファのハードウェアが必要とな
るという間がかある。
本発明の目的は、このような問題を除き、ＣＰＬＪ側の
アクセスのアドレスとメモリバス側のアクセスのアドレ
スが異なる場合にはどちらのアクセスも待たせることな
く処理することができ、ブロックロードバッファを備え
なくともアクセスを待たせることなくブロックサイズを
大きくすることができるキャッシュメモリを提供するこ
とにある９ 〔課題を解決するための手段〕 本発明のキャッシュメモリの構成は、ＣＰＵ側のブロッ
クアト１／スとメモリバス側のブロックアドレスとを比
較し、これらが一致した時一致信号を出力する比較回路
と、この比較回路から２つのアト１／スが一致した場合
どちらか一方のアドレスのアクセスを優先させるイネー
ブル信号および残りの一方へは待ち合わせ中であること
を示すビジー信号を返す優先順位制御回路と、前記ＣＰ
Ｕ側のブロックアドレスおよび前記メモリバス側のブロ
ックアドレスとそれぞれ接続されいずれか一方に前記イ
ネーブル信号を接続した第１および第２のデコーダと、
これら第１および第２のデコーダとそれぞれ接続されか
つ前記ＣＰ ｔＪ側データおよび前記メモリバス側デ・
−夕をそれぞれＸ、／Ｏ回路を介して接続したデュアル
ポート・・メモリセルアレイとを備えたことを特徴とす
る。
アクセスのアドレスとメモリバス側のアクセスのアドレ
スが異なる場合にはどちらのアクセスも待たせることな
く処理することができ、ブロックロードバッファを備え
なくともアクセスを待たせることなくブロックサイズを
大きくすることができるキャッシュメモリを提供するこ
とにある９ 〔課題を解決するための手段〕 本発明のキャッシュメモリの構成は、ＣＰＵ側のブロッ
クアト１／スとメモリバス側のブロックアドレスとを比
較し、これらが一致した時一致信号を出力する比較回路
と、この比較回路から２つのアト１／スが一致した場合
どちらか一方のアドレスのアクセスを優先させるイネー
ブル信号および残りの一方へは待ち合わせ中であること
を示すビジー信号を返す優先順位制御回路と、前記ＣＰ
Ｕ側のブロックアドレスおよび前記メモリバス側のブロ
ックアドレスとそれぞれ接続されいずれか一方に前記イ
ネーブル信号を接続した第１および第２のデコーダと、
これら第１および第２のデコーダとそれぞれ接続されか
つ前記ＣＰ ｔＪ側データおよび前記メモリバス側デ・
−夕をそれぞれＸ、／Ｏ回路を介して接続したデュアル
ポート・・メモリセルアレイとを備えたことを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、本発明
に関係する部分のみを示している。
に関係する部分のみを示している。
アドレス比較回路１は、Ｅ）Ｉ−ＯＲゲート７」、７２
、ＡＮＤゲー■・７３から成っており゛、ＥＸ−ＯＲゲ
ート−７１，７２はＣＰＵ側ブロックアドレスｊ、０．
１．１と、メモリバス側ブロツクアドレス２０．２１を
それぞれ入力し、一致していたらＡＮＤゲート７３Ａ、
一致信号を出力する。このＡＮＤゲート７３はすべての
ＥＸ〜ＯＲゲート７１．７２の一致信号を入力した場合
にのみ一致信号５〕、を出力する。
、ＡＮＤゲー■・７３から成っており゛、ＥＸ−ＯＲゲ
ート−７１，７２はＣＰＵ側ブロックアドレスｊ、０．
１．１と、メモリバス側ブロツクアドレス２０．２１を
それぞれ入力し、一致していたらＡＮＤゲート７３Ａ、
一致信号を出力する。このＡＮＤゲート７３はすべての
ＥＸ〜ＯＲゲート７１．７２の一致信号を入力した場合
にのみ一致信号５〕、を出力する。
優先順位制御回路２は、ＣＰＵ側ブロツクアドレス／Ｏ
．１１と、メモリ・バス側ブロツクアドレス２０．２１
が一致していなければ８ワ一ドイネーブル信号５２をデ
コーダ４に出力する。−・致していた場合には、ビジー
信号５３をＣＰＵへ出力する。デコーダ４はワードイネ
ーブル信号５２が入力された場合のみデュアルボー１−
メモリセルアレイ３のワード線を活性化する。デコーダ
５はメモリバス側ブロツクアドレスを入力しデュアルポ
ートメモリセルアレイ３のワード線な活性化する。Ｉ／
Ｏ回路６はＣＰＵ側ではＣＰＵデータをデュアルポート
メモリアレイ３に入出力し、メモリバス側ではメインメ
モリからのデータを入力し、デュアルボーＩ・メモリア
レイ３に書キ込む。
．１１と、メモリ・バス側ブロツクアドレス２０．２１
が一致していなければ８ワ一ドイネーブル信号５２をデ
コーダ４に出力する。−・致していた場合には、ビジー
信号５３をＣＰＵへ出力する。デコーダ４はワードイネ
ーブル信号５２が入力された場合のみデュアルボー１−
メモリセルアレイ３のワード線を活性化する。デコーダ
５はメモリバス側ブロツクアドレスを入力しデュアルポ
ートメモリセルアレイ３のワード線な活性化する。Ｉ／
Ｏ回路６はＣＰＵ側ではＣＰＵデータをデュアルポート
メモリアレイ３に入出力し、メモリバス側ではメインメ
モリからのデータを入力し、デュアルボーＩ・メモリア
レイ３に書キ込む。
なお、ブロックアト１ノスとは、キャッシュミスによる
キャッシュメモリの内容の書換え単位であるブロックを
示すアドレスのことである。
キャッシュメモリの内容の書換え単位であるブロックを
示すアドレスのことである。
本実施例によれば、ＣＰＵ側のアクセスのアト１／スど
メモリバス側アクセスの７′ドレスが異なる場合にはど
ちらのアクセスも待たせることなく処理することができ
、従・って、ブロックロードバッファを備えなくともＣ
ＰＵのキャッシュメモリへのアクセスを待たせることな
くブロック・サイズを大きくすることができる８ ただし１、デュアルポート・メモリセルでも同一アドレ
スでのリードとライトまたはライトとライトの同時アク
セスはできないため、同一アドレスでの同時アクセス時
のみＣＰＵ側アクセスを待たせることになる。
メモリバス側アクセスの７′ドレスが異なる場合にはど
ちらのアクセスも待たせることなく処理することができ
、従・って、ブロックロードバッファを備えなくともＣ
ＰＵのキャッシュメモリへのアクセスを待たせることな
くブロック・サイズを大きくすることができる８ ただし１、デュアルポート・メモリセルでも同一アドレ
スでのリードとライトまたはライトとライトの同時アク
セスはできないため、同一アドレスでの同時アクセス時
のみＣＰＵ側アクセスを待たせることになる。
第２図は本発明の第２の実施例のブロック図である。Ｅ
Ｘ−ＯＲゲーｔ−７４，７５はＣＰＵ倶１ワ・−ドアド
レス３０．３１と、メモリバス側ワードアドレス４０．
４１をそれぞれ比較しＡＮＤゲ・−ドア３に出力する。
Ｘ−ＯＲゲーｔ−７４，７５はＣＰＵ倶１ワ・−ドアド
レス３０．３１と、メモリバス側ワードアドレス４０．
４１をそれぞれ比較しＡＮＤゲ・−ドア３に出力する。
この実施例では、ＣＰＵ側のブロックアドレス］−ｏ、
ｉ１と、メモリバス側ブロツクアドレス２０．２１とが
一致し、かつＣＰ ｔＪ側側御−ドアドレス３０３１と
メモリバス側ワードアドレス４０．４２とが一致した場
合のみ、ＣＰＵ側のアクセスを待たせるため、第１の実
施例に比べてＣＰＩＪのスルーブッＩ−の低下を抑える
という利点がある。なお、ワードアドレスとは、ブロッ
クアドレスｈｉ示すキャッシュメモリの書換え単位のブ
ロック内でのＣＰＵのワード単位を示すアドレスである
。
ｉ１と、メモリバス側ブロツクアドレス２０．２１とが
一致し、かつＣＰ ｔＪ側側御−ドアドレス３０３１と
メモリバス側ワードアドレス４０．４２とが一致した場
合のみ、ＣＰＵ側のアクセスを待たせるため、第１の実
施例に比べてＣＰＩＪのスルーブッＩ−の低下を抑える
という利点がある。なお、ワードアドレスとは、ブロッ
クアドレスｈｉ示すキャッシュメモリの書換え単位のブ
ロック内でのＣＰＵのワード単位を示すアドレスである
。
以上説明したように本発明は、アドレス比較回路、優先
順位制御回路、デュアルポートメモリセルアレイを用い
ることにより、Ｃ１３Ｕのスルーブツトを低下させたり
、バッファのハードウェアを追加することなく、ブロッ
クサイズを太きくしてキャッシュメモリのヒラ１−率を
向上、させることができるという効果がある。
順位制御回路、デュアルポートメモリセルアレイを用い
ることにより、Ｃ１３Ｕのスルーブツトを低下させたり
、バッファのハードウェアを追加することなく、ブロッ
クサイズを太きくしてキャッシュメモリのヒラ１−率を
向上、させることができるという効果がある。
第１図、第２図は本発明の第１および第２の実施例のブ
ロック図である。
ロック図である。
１・・・アドレス比較回路、２・・・優先順位制御回路
、３・・・デュアルポートメモリセルアレイ、４゜５・
・・デコーダ、６・・・Ｉ／Ｏ回路、／Ｏ．１１・・・
ＣＰＵ側ブロツクアドレス、２０．２１・・・メモリバ
ス側プロ゛ツクアドレス、３０．３１・・・ＣＰ ＩＪ
側側御−ドアドレス４０．４１・・・メモリバス側ワー
ドアト１／・ス、５１・・・アドレス比較回路出力線、
５２．５３・・・優先順位制御回路出力線、６１・・・
ＣＰＵデータ、６２・・・メモリバス側データ、７１，
７２．７４．７５・・・ＥＸＯＲゲー１−５７３・・・
ＡＮＤゲート、８１，８２．８４．８５・・・ＥＸ−Ｏ
Ｒゲート出力線。
、３・・・デュアルポートメモリセルアレイ、４゜５・
・・デコーダ、６・・・Ｉ／Ｏ回路、／Ｏ．１１・・・
ＣＰＵ側ブロツクアドレス、２０．２１・・・メモリバ
ス側プロ゛ツクアドレス、３０．３１・・・ＣＰ ＩＪ
側側御−ドアドレス４０．４１・・・メモリバス側ワー
ドアト１／・ス、５１・・・アドレス比較回路出力線、
５２．５３・・・優先順位制御回路出力線、６１・・・
ＣＰＵデータ、６２・・・メモリバス側データ、７１，
７２．７４．７５・・・ＥＸＯＲゲー１−５７３・・・
ＡＮＤゲート、８１，８２．８４．８５・・・ＥＸ−Ｏ
Ｒゲート出力線。
代理人 弁理士 内 原 晋
刀
閃
ん
？
図
Claims (1)
- ＣＰＵ側のブロックアドレスとメモリバス側のブロック
アドレスとを比較し、これらが一致した時一致信号を出
力する比較回路と、この比較回路から２つのアドレスが
一致した場合どちらか一方のアドレスのアクセスを優先
させるイネーブル信号および残りの一方へは待ち合わせ
中であることを示すビジー信号を返す優先順位制御回路
と、前記ＣＰＵ側のブロックアドレスおよび前記メモリ
バス側のブロックアドレスとそれぞれ接続されいずれか
一方に前記イネーブル信号を接続した第１および第２の
デコーダと、これら第１および第２のデコーダとそれぞ
れ接続されかつ前記ＣＰＵ側データおよび前記メモリバ
ス側データをそれぞれＩ／Ｏ回路を介して接続したデュ
アルポート・メモリセルアレイとを備えたことを特徴と
するキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289470A JPH02224043A (ja) | 1988-11-15 | 1988-11-15 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289470A JPH02224043A (ja) | 1988-11-15 | 1988-11-15 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224043A true JPH02224043A (ja) | 1990-09-06 |
Family
ID=17743693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289470A Pending JPH02224043A (ja) | 1988-11-15 | 1988-11-15 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09152989A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | データキャッシュメモリシステム |
| US6507894B1 (en) | 1998-12-10 | 2003-01-14 | Nec Corporation | Information processing apparatus and process |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54118739A (en) * | 1978-03-07 | 1979-09-14 | Ibm | Cash memory control system |
| JPS63223846A (ja) * | 1987-03-12 | 1988-09-19 | Matsushita Electric Ind Co Ltd | キヤツシユ・メモリ− |
| JPS63240651A (ja) * | 1987-03-28 | 1988-10-06 | Nec Corp | キヤツシユメモリ |
| JPS63260006A (ja) * | 1987-04-16 | 1988-10-27 | Nippon Ferrite Ltd | 高密度磁性材料 |
-
1988
- 1988-11-15 JP JP63289470A patent/JPH02224043A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54118739A (en) * | 1978-03-07 | 1979-09-14 | Ibm | Cash memory control system |
| JPS63223846A (ja) * | 1987-03-12 | 1988-09-19 | Matsushita Electric Ind Co Ltd | キヤツシユ・メモリ− |
| JPS63240651A (ja) * | 1987-03-28 | 1988-10-06 | Nec Corp | キヤツシユメモリ |
| JPS63260006A (ja) * | 1987-04-16 | 1988-10-27 | Nippon Ferrite Ltd | 高密度磁性材料 |
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|---|---|---|---|---|
| JPH09152989A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | データキャッシュメモリシステム |
| US6507894B1 (en) | 1998-12-10 | 2003-01-14 | Nec Corporation | Information processing apparatus and process |
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