JPS6022376B2 - キャッシュメモリ制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はキャッシュメモリ制御装置に関する。

一般に情報処理装置においては、その処理速度を向上す
るために、中央処理装置（以下ＣＰＵ）と主記憶装置と
の間に、主記憶装置に記憶されている情報の一部を一時
的に記憶し、主記憶装置に代りそれよりも高速でＣＰＵ
との間で情報の授受を行なうキャッシュメモリを装備し
ている。キャッシュメモリは複数のセレタターと称する
部分に区分され、各セクターはさらに各々が複数の語か
らなるブロックに分けられている。ＣＰＵが、メモリア
ドレスを指定して必要な情報をキャッシュメモＩＪ‘こ
要求すると、キャッシュメモリ制御回路は、その指定さ
れたアドレスのデータが現在キャッシュメモリ中に有効
に存在しているか否かをチェックし、もし有効に存在し
ている場合（ヒットする場合）にはこのデータをＣＰＵ
に供給し、もし有効に存在していない場合（キャッシュ
ミスヒットの場合）には、この指定されたアドレスのデ
ータを含むブロックを主記憶装置よりキャッシュメモリ
に転送して格納するとともに（この場合のキャッシュ格
納アドレスは上位の桁を無視し、キャッシュ内のアドレ
スを指定するのに必要な下位の桁だけで定まるアドレス
である。したがって、下位の桁の内容が同じ、それまで
キャッシュのこのアドレスに格納されていた古いデ−夕
は、この新らしいデータのために書き換えられ、キャッ
シュから造出されたことになる）、指定されたアドレス
のデータをＣＰＵに供給する。こうして、以後同じデー
タ（またはこのデータと同じブロックに属するデータ）
がＣＰＵから要求された場合には、高速でそれに応ぜら
れるように準備しておく。以上から明らかなように、限
られた容量のキャツシュメモリをなるべく有効に利用す
るためには、キャッシュのヒットする確率をできるだけ
高くすることが必要である。

また、前記キャッシュメモリ制御回路において、キャッ
シュヒットノミスヒットを判定したあとではじめてキャ
ッシュメモリがアクセスされるためヒット／ミスヒット
判定回路での時間短縮も必要となる（スループツトの改
善）。このような目的のために、キャッシュメモリを命
令専用と、オペランド専用とに区別し、ＣＰＵからの要
求が命令の議出しである場合には命令用キャッシュメモ
リ制御回路に要求を出し、オペランドの議出しである場
合にはオペランド用キャッシュメモリ制御回路に要求を
出すという方式が従来より知られている。また一方、情
報処理装置の処理速度を向上するため、先行制御を行う
パイプライン処理方式が知られている。

これは以下のような方式である。各命令を、例えば、Ａ
，Ｐ，Ｃ，８およびＷの５つのステップに分割する。ス
テップＡでは命令のデコードと、命令で使用されている
オペランドのアドレスの計算（間接指定やインデックス
指定されているオペランドのアドレスを計算する）を行
う。ステップＰでは論理アドレスを実アドレスに変換す
る（プログラムは一般に論理アドレスを用いて書かれて
いる）。ステップＣではオペランドの議出しを行う。も
しこの命令が、メモリアドレスから謙出すべきオペラン
ドを含む場合には、ステップＰで得られた実アドレスを
用いてキャッシュメモＩＪ‘こ要求を出し、前述のよう
にして供聯合されるデータ（オペランド）を演算回路の
オペランドレジスタに格納する。ステップＥでは、前記
オペランドを用いてこの命令で指定された演算を行なう
。そして、ステップＷでは、こうして得られた結果をこ
の命令で指定された場所（例えば汎用レジスタまたはメ
モリアドレス等）に格納する。この場合に、もし、指定
された格納場所が、あるメモリアドレスである場合には
、キャッシュメモリ制御回路に格納要求を出し、もしこ
の格納を指定されたメモリアドレスのデータがキャッシ
ュに有効に存在する場合にはそのデータを書き換え更新
する。それとともに主記憶装置に格納要求を出しこのメ
モリアドレスの内容を更新する。一方、上記Ａ，Ｐ，Ｃ
，ＥおよびＷの各ステップに対応して、この各ステップ
を処理するためのハードウェアを別々に設ける。

各命令を処理するのに、１つの命令の上記５つのステッ
プが全部完了してから次の命令の処理に進むという方法
ではなくて、第１図に示すように、１つづつステップの
ズレた連続した命令を並列に処理することにより、前記
各ハードウェアの遊休時間をなくし、処理速度の向上を
はかる。さて、上述の説明において、例えば、第１図の
命令１３が演算結果をあるメモリアドレスに格納する型
の命令であるとし、また命令１５があるメモリアドレス
からオペランドを読み出す型の命令であると仮定すると
、命令１３のステップＷと命令１５のステップＣとが時
間的に重なることになるが、前者はキャッシュアクセス
を行なってキャッシュにデータを格納するプロセスであ
り、後者はキャッシュアクセスを行なってキャッシュよ
りデータを読み出すプロセスであるため、両者は競合し
、同じ期間に両者を同時に実行することはできない。

そこで、従来はこのような事態が起ると、一般に、キャ
ッシュへの格納を優先して行ない（すなわち、前記命令
１３のステップＷを優先して行ない）、それがすんでか
らキャッシュよりの読み出しを行なう。従ってこのよう
な型の命令の組合せがおこることにパイプラインの流れ
は第２図に示すように乱され、それだけ処理効率を低下
する結果となる。一方、また、場合によっては、メモリ
アドレスに書込みを行なわない命令（例えば、結果を汎
用レジスタに書き込む命令）のステップＷとメモリアド
レスから講出しを行なわない命令（例えば汎用レジスタ
の内容だけをオペランドとして使用する命令）のステッ
プＣとが同じ期間に重なる可能性もある。この期間には
前記のメモリアクセスは全く行なわれないことになり、
これは対応するハードウェアの遊休期間となる。例えば
、第２図において、メモリアクセスを行なわない命令の
ステップＣおよびステップＷを、カツコをつけて示して
あるが、命令１，ステップＷと命令らのステップＣとは
ともにメモリアクセスを行なわないため、この期間が対
応するハードウェアの遊休期間となる。この遊休期間を
巧に利用して上に述べたパイプラインの流れの乱れを軽
減する一方法として下記が考えられる。すなわち、適当
な深さをもつ先入れ先出し制御（ＦＩＦＯ）のキャッシ
ュストア用アドレスバッファ回路とキャッシュストア用
データバッファ回路とを設けて、前述の、演算結果をメ
モリアドレスに格納する型の命令が現れた場合には、そ
のメモリアドレスとそれに対応する格納データとを、そ
れぞれ前記キャッシュストア用アドレスバッファ回路と
前記キャッシュストア用データバッファ回路とに一時格
納しておき、前述のようにキャッシュアクセスまたは主
記憶装置アクセスを行なうハードウェアの遊休時間が生
じた期間を利用して、前記バッファ回路から、指定のメ
モリアドレスに格納するようにすると、前述のパイプラ
インの流れの乱れを軽減することができる。しかしなが
ら、パイプライン方式では、前述のように、先行命令が
完了しないうちに後続命令のオペランドの先取りを行な
うために、下記のような問題が生ずる。

例えば、今、先行命令が演算結果をある×番地のメモリ
アドレスに格納する命令であると仮定し、それに続く後
続命令が同じＸ番地の内容をその１つのオペランドとし
て使用する命令であったと仮定する。この場合には、先
行命令による×番地への演算結果の格納が完了してから
後続命令のＸ番地からのオペランド読出しが行なわれる
必要がある。従って、上に述べた、バッファ回路を用い
て一時データを格納し遊休期間を利用してこれを指定さ
れたメモリアドレスに格納するという方式は、この事実
を無視して無条件に用いることはできない。特に、最初
に述べたように、キャッシュのヒット率を高めるために
、キャッシュメモリを命令専用とオペランド専用とに区
別して使用する場合には、従来の装置では解決できない
複雑な問題が発生する。本発明の目的はこのような問題
を除去し前記バッファ回路挿入による効果を発揮するキ
ャッシュメモリ制御装置を提供するにある。本発明の制
御装置は主記憶装置と中央処理装置とキャッシュメモリ
とを含む情報処理装置用キャッシュメモリ制御装置であ
って、前記主記憶装置に記憶されている命令情報の一部
を一時的に記憶し前記主記憶装置の代りに前記中央処理
装置との間で命令情報の授受を行なう命令用キャッシュ
メモリと、前記主記憶装置に記憶されているオペランド
情報の一部を一時的に記憶し前記主記憶装置の代りに前
記中央処理装置との間でオペランド情報の授受を行なう
オペランド用キャッシュメモリと、前記中央処理装置か
ら前記主記憶装置へのストア要求に応答してストアアド
レス情報とストアデータ情報とをそれぞれ受けとり一時
的に記憶しストア要求を発生するキャッシュストアバッ
ファ回路と、前記中央処理装置からの命令読出し要求ア
ドレス情報と前記キャッシュストアバッファ回路に一時
的に記憶されている全てのアドレス情報とを比較し一致
アドレス情報が検出されると命令アドレス一致検出情報
を発生する命令アドレス一致検出回路と、前記中央処理
装置からのオペランド論出し要求アドレス情報と前記キ
ャッシュストアバッファ回路に一時的に記憶されている
全てのアドレス情報とを比較し一致アドレス情報が検出
されるとオペランドアドレス一致検出情報を発生するオ
ペランドアドレス一致検出回路と、前記中央処理装置か
らの命令議出し要求に応答して前記命令用キャッシュメ
モリにその要求アドレスが存在するか否かをチェックし
要求アドレスがあれば該命令用キャッシュメモリから要
求アドレスの命令情報を読み出し要求アドレスがなけれ
ば前記主記憶装置から前記要求アドレスの命令情報を読
み出し前記命令用キャッシュメモリに託臆するよう制御
し、前記キャッシュストアバッファ回路からのストア要
求に応答して前記命令用キャッシュメモＩＪ‘こ該スト
アアドレスが存在するか否かチヱックし要求アドレスが
あれば前記ストアバッファ回路からのストア情報を該命
令用キャッシュメモリの要求アドレスにストアするよう
制御し、前記命令アドレス一致検出情報が発生した場合
には前記キャッシュストアバッファ回路からのストア要
求を優先して処理するように制御する命令用キャッシュ
メモリ制御回路と、前記中央処理装置からのオペランド
講出し要求に応答して前記オペランド用キャッシュメモ
リにその要求アドレスが存在するか否かをチェックし要
求アドレスがあれば該オペランド用キャッシュメモリか
ら要求アドレスのオペランド情報を読み出し要求アドレ
スがなければ前記主記憶装置から前記要求アドレスのオ
ペランド情報を読み出し前記オペランド用キャッシュメ
モリに記憶するよう制御し、前記キャッシュストアバッ
ファ回路からのストア要求に応答して前記オペランド用
キャッシュメモリに該ストアアドレスが存在するか否か
をチェックし要求アドレスがあれば前記ストアバッファ
回路からのストア情報を該オペランド用キャッシュメモ
リの要求アドレスにストアするよう制御し、前記オペラ
ンドアドレスー敦検出情報が発生した場合には前記キャ
ッシュストアバッファ回路からのストア要求を優先して
処理するように制御するオペランド用キャッシュメモリ
制御回路とを含んでいる。

次に本発明を図面を参照して詳細に説明する。

第３図は本発明の一実施例を示すブロック図である。参
照数字１は中央処理装置（以後ＣＰＵ）を示す。

ある命令のオペランドアドレスの計算がすむとＣＰＵＩ
はこのオペランドアドレスをオペランドアドレス出力ラ
イン２を介して出力する。ＣＰＵＩは前記ライン２を介
して制御情報もともに出力し、この命令が演算結果をあ
るメモリアドレスに格納するような種類の命令である場
合には、前記出力されたオペランドアドレスはオペラン
ド用アドレスバッファ回路４０および命令用アドレスバ
ッファ回路４１に全く並行して格納される。また前記バ
ッファ回路４０および４１に格納されたメモリアドレス
に格納すべき演算結果のデータが得られると、ＣＰＵ１
は制御情報と共にそれをストアデータ出力ライン３を介
して出力し、該データはオペランド用データバッファ回
路５０および命令用データバッファ回路５１に全く並行
して格納される。前記バッファ回路４０，４１，５０お
よび５１は、すべて同じ深さをもつ先入れ先出制御（Ｆ
『０）のバッファ回路で、前記回路４０と４１および前
記回路５０と５１とは、ともに全く同じ構成をもつてい
る。前記メモリアドレスとそれに対応するデータとは、
前記バッファ回路４０，４１および５０，５１の対応す
る場所（同じバッファアドレス）に格納される（すなわ
ち回路４０に格納されたメモリアドレスに対応するデー
タは回路５０の対応するバッファアドレスに格納され、
回路４１に格納された（同じ）メモリアドレスに対応す
るデータは回路５１の対応するバッファアドレスに格納
される。回路４０と４１および回路５０と５１とは全く
同じデータが全く同じ時点で書きこまれるが、あとの説
明で明らかになるように、論出しをそれぞれ独立に行な
うために別のバッファ回路に分けたものである）。さら
に、前記回路４０および回路４１の中に格納されている
すべての内容（前記メモリアドレス）は、それぞれから
のアドレス比較ライン７０および７１を介し、それぞれ
オペランド用アドレス一致検出回路６０および命令用ア
ドレス一致検出回路６１のそれぞれの一方の入力端子に
供給されている。前記オペランド用一致検出回路６０の
もう一方の入力には、ＣＰＵＩがオペランドをメモリア
ドレスから読み出すための読出し要求を出す場合にその
メモリアドレスが供給され、かくして、前記オペランド
用アドレスバッファ回路４０の中に格納されている前記
いずれかのメモリアドレスと前記読出し要求メモリアド
レスとが一致した場合には、前記検出回路６川ま一致検
出信号をオペランド用キャッシュメモリ制御回路２０に
与える。

また前記命令用一致検出回路６１のもう一方の入力には
、ＣＰＵＩが命令をメモリアドレスから読み出す要求を
出す場合に、読み出すべき命令のメモリアドレスが供給
され、もしこのメモリアドレスが前記アドレスバッファ
回路４１に格納されているいずれかのメモリアドレスと
一致する場合には前記検出回路６１は一致検出信号を命
令用キャッシュメモリ制御回路２１に与える。これらの
一致検出信号が与えられた場合の前記回路２０および２
１の動作については後述することにして、最初は、これ
らの一致検出信号がない場合の動作について説明する。
さて、前記アドレスバッファ回路４０および４１からの
格納要求情報とその出力とは、それぞれのアドレスバッ
ファ出力ライン８０および８１を介し、それぞれの前記
オペランド用キャッシュメモリ制御回路２０および前記
命令用キャッシュメモリ制御回路２１に供給されている
。

かくして、前述のように、メモリアドレスに演算結果の
データを格納するような型の命令が現われた場合には、
その命令のしかるべきステップにおいて、メモリアドレ
スは前記バッファ回路４０および４１に、また、演算結
果のデータは前記回路５０および５１にそれぞれ遅滞な
く格納され、従来の装置で見られるような議出しおよび
格納のためのメモリアクセスの競合によっておこるパイ
プラインの流れの乱れを回避することができる。こうし
て前記回路４０，４１，５０および５１に内容が格納さ
れると前記回路４０および４１は格納要求情報をそれぞ
れの前記出力ライン８０および８１を介しそれぞれの前
記制御回路２０および前記制御回路２１に供給する。一
方、前記回路２０は、前記出力ライン２を介して、ＣＰ
ＵＩからある命令のオペランド読出し要求を受け、その
とき、前記一致検出信号が無い場合には、この議出し要
求を前記回路４０からの前記格納要求に優先して受付け
る（前記バッファ回路４０および５０が、格納すべきデ
ータを一時格納しているので、その結果格納要求を保留
して、議出し要求を優先して受付けることが可能となり
、従って、前述のようにパイプラインの流れの乱れを回
避することができる）。こうして読出し要求を受付ける
と、前記回路２０は、前記ライン２を介して供給される
メモリアドレスのデータを、オペランド用キャッシュメ
モリ３０から読み出しＣＰＵＩに供給する（このとき指
定されたメモリアドレスが前記キャッシュメモリ３０に
有効に存在しない場合には、前記回路２０は、そのメモ
リアドレスのデータを含むブロックを主記憶装置４から
読み出し前記キャッシュメモリ３０に格納し、それとと
もに、指定されたメモリアドレスのデータをＣＰＵＩに
供給するように制御する）。ＣＰＵＩから前記議出し要
求がなく、前記回路４０からの前記格納要求がある場合
には、前記回路２０は、この格納要求を受付け、前記ラ
イン８０を介して読み出されるアドレスデータで指定さ
れる、前記キャッシュメモリ３０のメモリアドレスに、
このアドレスデータに対応する、前記回路５川こ格納さ
れているデータを１つ読み出して格納する。このとき、
もし前記キャッシュメモリ３０の中に、このメモリアド
レスが有効に存在しない場合には、これらのデータは前
記バッファ回路４０および５０から読み拾てられるだけ
でよい。それは下記の理由による。すなわち、特に図示
していないが、前記アドレスバッファ回路４０，４１お
よび前記データバッファ回路５０，５１と同じ深さをも
ちそれぞれと全く同じ内容が書き込まれる第３のアドレ
スバッファ回路および、第３のデータバッファ回路が別
に設けられており、前記メモリアドレスに格納すべきデ
ー外ま、現在説明しているキャッシュメモリ（オペラン
ド用キャッシュメモリ３０および命令用キャッシュメモ
リ３１）への格納処理と全く独立して、主記憶装置４へ
の格納処理が別になされるようになっている。

すなわち、前記回路４０，４１および回路５０，５１に
一時格納されているデータは、もともと主記憶装置４の
指定されたメモリアドレスに書き込むためのデータであ
り、上述の第３のアドレスバッファ回路と第３のデータ
バッファ回路とは、主記憶装置４に対する池回路からの
アクセスの空き時間を利用して、前記データを主記憶装
置４に格納するために、そのデータを一時格納しておく
バッファである。このように、主記憶装置４への格納に
対しては、独立したルートが別に設けられているので、
前記キャッシュメモリ３０に格納すべきメモリアドレス
が有効に存在しない場合には、とくにこれに対して特別
な処理を行なう必要はない。さて、上に述べたオペラン
ド用キャッシュメモリ３０１こ対するのと全く同じ形の
処理が命令用キャッシュメモリ３１に対しても行なわれ
る。

すなわち、前記命令用アドレスバッファ回路４１は、自
分がデータをもっている場合には、前記バッファ出力ラ
イン８１を介して格納要求を命令用キャッシュメモリ制
御回路２１に与える。前記回路２１は、もう一方では、
ＣＰＵＩから命令論出し要求ライン５を介し、命令読出
し要求を受けている。この要求が受付けられ、かつ、前
記回路６１からの一致検出信号がない場合には、前記回
路２１は、前記ライン５で指定されるメモリアドレスの
内容を命令用キャッシュメモリ３１から読み出してＣＰ
ＵＩに供給する（このとき、もし指定されたメモリアド
レスのデータが前記キャッシュメモＩＪ３１に有効に存
在しない場合には、主記憶装置４から読み出して供給す
るが、その方法は前述のオペランド用キャッシュメモリ
３０の場合と同様である）。ＣＰＵＩから命令読出しの
要求がなく、前記回路４１からの格納要求がある場合に
は、前記回路２１は、前記回路４１から格納すべきメモ
リアドレスを読み出し、もしそのメモリアドレスが前記
命令用キャッシュメモリ３１に有効に存在する場合には
、該メモリアドレスのデータを、前記命令用データバッ
ファ回路５１から読み出したデー外こよって書き換える
。しかし、もし前記格納すべきメモリアドレスが前記キ
ャッシュメモリ３１に有効に存在しない場合には、前記
バッファ回路４１および５１の対応するデータを１つ読
み捨てるだけとする。さて、以上は前記アドレス一致検
出回路６０および６１からの一致検出信号が存在しない
場合の動作であるが、何れかの一致検出信号がある場合
には下記のようになる。

今、前述のようにＣＰＵ１からのオペランド謙出し要求
があり、そのオペランドのメモリアドレスが、前記オペ
ランド用アドレスバッファ回路４０の中に格納されてい
るあるデータ（アドレス）と一致したとすると、前述オ
ペランド用一致検出回路６０は一致検出信号をオペラン
ド用キャッシュメモリ制御回路２川こ与える。

これを受けると前記回路２０は前記回路４０からの格納
要求を優先して受付け、前記一致がおこったアドレスま
での前記回路４０に格納されているアドレスと前記回路
５０の中に格納されている対応するデータとを順次（Ｆ
ＩＦＯ制御で）読み出し、前者で指定されるメモリアド
レスに後者のデータを格納する。この場合に、もし指定
されたあるメモリアドレスがキャッシュメモリ３０の中
に有効に存在しない場合には、前述のようにそのメモリ
アドレスに対応するデー外ま読み捨てるだけでよい。こ
うして一致が起ったメモリアドレスまでの格納要求を処
理してから前記回路２０は前記ＣＰＵＩからの読出し要
求を受付ける。このように制御することによって、先行
命令がオペランド用キャッシュメモリ３０のあるメモリ
アドレスを更新する場合に、後続命令が該メモリアドレ
スのデータをオペランドとして使用するような事態が発
生すると、オペランドの先取りや格納すべきデータの一
時保留等の動作に関係なく後続命令は必らず先行命令に
よって更新されたデータをオペランドとして使用するこ
とになるので誤動作を起すことがない。上に述べたオペ
ランド用キャッシュメモリ３０に対する処理は、命令用
キャッシュメモリ３１に対しても全く同様に行なわれる
。すなわち、ＣＰＵＩが命令読出し要求ライン５を介し
て命令の読出し要求を行ない、この命令を読み出すべき
指定されたメモリアドレスが、命令用アドレスバッファ
回路４１に格納されているいずれかのデータと一致した
場合には、命令用アドレス一致検出回路６１は一致検出
信号を命令用キャッシュメモリ制御回路２１に与える。
これを受けると前記回路２１は前記回路４１からの格納
要求を優先して受付け、前記一致がおこったアドレスま
での前記回路４１に格納されているアドレスと前記回路
５１の中に格納されている対応するデータとを順次（Ｆ
ＩＦＯ制御で）読み出し、命令用キャッシュメモリ３１
の前者で指定されるメモリアドレスに後者のデータを格
納する。この場合に、もし指定されたあるメモリアドレ
スがキャッシュメモリ３１の中に有効に存在しない場合
には、前述のように、そのメモリアドレスに対応するデ
ータを読み拾てるだけにする。こうして、一致が起った
メモリアドレスまでの前記回路４１からの格納要求を処
理してから、前記回路２１は前記ＣＰＵＩからの命令議
出し要求を受付ける。このように制御することにより、
命令用キャッシュメモリ３１のあるメモリアドレスを更
新する命令のすぐあとで、ＣＰＵＩが該メモリアドレス
のデータ（命令）を命令として読み出すような場合に、
キャッシュメモリ３１に格納しておくという処理がある
にもか）わらず、必らず先行命令で更新された命令が命
令用キャッシュメモリ３１より読み出されてＣＰＵＩに
供給されることになるので誤動作を起すことがない。な
お、以上に述べた実施例においては、オペランド用アド
レスバッファ回路４０と命令アドレスバッファ回路４１
とさらに主記憶装置用の第３のアドレスバッファ回路と
を別々のバッファ回路としたが、二重議出し（ｔｗｏｒ
ｅａｄ）の可能なバッファ回路を用い、かつ制御方式を
わずかに変更するだけで、これらを一つのバッファ回路
にまとめることもできる。

また、オペランド用データバッファ回路５０と命令用デ
ータバッファ回路５１とさらに主記憶装置用の第３のデ
ータバッファ回路とに対しても全く同様にして一つのバ
ッファ回路にまとめることもできる。また、上の実施例
では、一致検出回路６０または６１で一致が検出された
場合に、その一致が検出されたアドレスに対応するデー
タまでを他に優先してＦＩＦＯでキャッシュメモリ３０
または３１に書き込むように制御したが、このかわりに
、一致がおこったアドレスのデータだけを他に優先して
キャッシュメモ川こ書き込むように制御することもでき
る。

このように制御すると、一般に、構成は複雑になるが処
理速度は改善される。以上述べたように、本発明を用い
ることにより、オペランド用キャッシュメモリと命令用
キャッシュメモリとを別々に装備しキャッシュのヒット
率およびスルーブットを高めかつパイプライン方式の先
行制御を行なうＣＰＵをもつ情報処理装置のパイプライ
ンの流れの乱れによる時間損失を改善しかつ先行制御に
よるオペランドの先取りや命令の先取りの結果生ずる問
題を解決したキャッシュメモリ制御装置を提供すること
ができる。

これにより情報処理装置の処理効率が改善できるという
効果がある。

【図面の簡単な説明】

第１図、第２図はパイプライン方式の処理を説明するた
めの図および第３図は本発明の一実施例を示す図である
。 第３図において、１……中央処理装置 （ＣＰＵ）、２・・・・・・オペランドアドレス出力ラ
イン、３・・・・・・ストアデータ出力ライン、４・・
・・・・主記憶装置、５・・・・・・命令議出し要求ラ
イン、２０・・・・・・オペランド用キャッシュメモリ
制御回路、２１…・・・命令用キャッシュメモリ、３０
・・・・・・オペランド用キャッシュメモリ、３１・・
・・・・命令用キャッシュメモリ、４０……オペランド
用アドレスバッファ回路、４１・…・・命令用アドレス
バッファ回路、５０・・・・・・オペランド用データバ
ッファ回路、５１・・・…命令用データバッファ回路、
６０・・・・・・オペランド用アドレス一致検出回路、
６１・・・・・・命令用アドレス一致検出回路、７０・
・・・・・オペランド用アドレス比較ライン、７１・・
・・・・命令用アドレス比較ライン、８０……オペラン
ド用アドレスバッファ出力ライン、８１・・・・・・命
令用アドレスバッファ出力ライン溝′図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置と中央処理装置とキヤツシユメモリとを
   含む情報処理装置用のキヤツシユメモリ制御装置におい
   て、 前記主記憶装置に記憶されている命令情報の一部
   を一時的に記憶し前記主記憶装置の代りに前記中央処理
   装置との間で命令情報の授受を行なう命令用キヤツシユ
   メモリと、 前記主記憶装置に記憶されているオペラン
   ド情報の一部を一時的に記憶し前記主記憶装置の代りに
   前記中央処理装置との間でオペランド情報の授受を行な
   うオペランド用キヤツシユメモリと、前記中央処理装置
   から前記主記憶装置へのストア要求に応答してストアア
   ドレス情報とストアデータ情報とをそれぞれ受け取り一
   時的に記憶しストア要求を発生するキヤツシユストアバ
   ツフア回路と、 前記中央処理装置からの命令読出し要
   求アドレス情報と前記キヤツシユストアバツフア回路に
   一時的に記憶されている全てのアドレス情報とを比較し
   一致アドレス情報が検出されると命令アドレス一致検出
   情報を発生する命令アドレス一致検出回路と、 前記中
   央処理装置からのオペランド読出し要求アドレス情報と
   前記キヤツシユストアバツフア回路に一時的に記憶され
   ている全てのアドレス情報とを比較し一致アドレス情報
   が検出されるとオペランドアドレス一致検出情報を発生
   するオペランドアドレス一致検出回路と、 前記中央処
   理装置からの命令読出し要求に応答して前記命令用キヤ
   ツシユメモリにその要求アドレスが存在するか否かをチ
   エツクし要求アドレスがあれば該命令用キヤツシユメモ
   リから要求アドレスの命令情報を読み出し要求アドレス
   がなければ前記主記憶装置から前記要求アドレスの命令
   情報を読み出し前記命令用キヤツシユメモリに記憶する
   よう制御し、 前記キヤツシユストアバツフア回路から
   のストア要求に応答して前記命令用キヤツシユメモリに
   該ストアアドレスが存在するか否かをチエツクし要求ア
   ドレスがあれば前記ストアバツフア回路からのストア情
   報を該命令用キヤツシユメモリの要求アドレスにストア
   するよう制御し、 前記命令アドレス一致検出情報が発
   生した場合には前記キヤツシユストアバツフア回路から
   のストア要求を優先して処理するように制御する命令用
   キヤツシユメモリ制御回路と、 前記中央処理装置から
   のオペランド読出し要求に応答して前記オペランド用キ
   ヤツシユメモリにその要求アドレスが存在するか否かを
   チエツクし要求アドレスがあれば該オペランド用キヤツ
   シユメモリから要求アドレスのオペランド情報を読み出
   し要求アドレスがなければ前記主記憶装置から前記要求
   アドレスのオペランド情報を読み出し前記オペランド用
   キヤツシユメモリに記憶するよう制御し、 前記キヤツ
   シユストアバツフア回路からのストア要求に応答して前
   記オペランド用キヤツシユメモリに該ストアアドレスが
   存在するか否かをチエツクし要求アドレスがあれば前記
   ストアバツフア回路からのストア情報を該オペランド用
   キヤツシユメモリの要求アドレスにストアするよう制御
   し、 前記オペランドアドレス一致検出情報が発生した
   場合には前記キヤツシユストアバツフア回路からのスト
   ア要求を優先して処理するように制御するオペランド用
   キヤツシユメモリ制御回路とを含むことを特徴とするキ
   ヤツシユメモリ制御装置。