JPH04123151A - システムバス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のストア・スルー方式のキャッシュメモリとコピー
・バック方式のキャッシュメモリが混在しているシステ
ムにおけるシステムバスに関し、コピー・バック方式の
キャッシュメモリとストア・スルー方式のキャッシュメ
モリが混在しているシステムにおいて、キャッシュメモ
リ内で書き換えた部分を消失させずに、且つ、システム
全体の性能低下を抑制することのできるシステムバスを
提供することを目的とし、 少なくとも１つのコピー・バック方式のキャシュメモリ
と、少なくとも１つのストア・スルー方式のキャシュメ
モリと、共有メモリとを接続するシステムバスであって
、前記各キャッシュメモリが前記共有メモリをアクセス
する際に、当該各キャッシュメモリはストア・スルー方
式かコピー・バック方式かを示す情報伝達手段を具備す
るように構成する。

〔産業上の利用分野〕

本発明は、複数のキャッシュメモリと少なくとも１つの
共有メモリを備えたマルチプロセッサシステムに使用す
るシステムバスに関し、特に、複数のストア・スルー方
式のキャッシュメモリとコピー・バック方式のキャッシ
ュメモリが混在しているシステムにおけるシステムバス
に関する。

〔従来の技術〕

キャッシュメモリ間でデータの整合性（コヒーレンシー
）を維持する方式として、ストア・スルー方式とコピー
・バック方式が知られている。

ストア・スルー方式では、キャッシュデータを書き換え
る毎に共有メモリの書き換えも行い、他のキャッシュメ
モリのデータは無効化する。そのため、この方式では常
にキャッシュデータと共有メモリのデータが一致し、ま
た、制御方式が簡単なため、設計が容易であるという利
点がある。しかしながら、いずれかのプロセ・ンサが対
応するキャッシュメモリへの書き込み処理を行う毎にバ
ス・アクセスが生じるので、バス・トラヒツクが増大す
るという欠点がある。

これに対しコピー・バック方式では、キャッシュデータ
を書き込み時に「ヒツト」シても、そのデータを共有す
るキャシュメモリが他に無ければバス・アクセスは行わ
ない。つまり、バス・アクセスの頻度がストア・スルー
方式に比して少なくなり、システム全体の性能が向上す
るという利点がある。しかしその反面、キャッシュ制御
が複雑化するという欠点をもっている。

ところで、近年、キャシュメモリとしては、システム全
体の性能を向上させることができるコピー・バック方式
のものが主に利用される傾向にある。そのため、既存の
ストア・スルー方式のキャッシュメモリを使用したシス
テムに対して、新たにコピー・バック方式のキャシュメ
モリがシステムバスを介して繋がれる場合、コピー・バ
ック方式のキャシュメモリとストア・スルー方式のキャ
ッシュメモリドが混在する場合が生じることになる。

このようなコピー・バック方式のキャッシュメモリとス
トア・スルー方式のキャッシュメモリが混在しているシ
ステムにおいて各キャッシュメモリ間を制御する場合、
各方式の利点をそれぞれ最大限に活かすことができるよ
うなシステムバスが要望されている。

第７図は従来のシステムバスを使用したキャッシュメモ
リ制御方式の問題点を説明するための図である。同図に
示すキャッシュメモリ制御方式では、キャッシュメモリ
Ａがコピー・バック方式のキャッシュメモリであるもの
とする。

■　他のキャッシュメモリＢが共有メモリＣをアクセス
して１ブロツクデータのフェッチを開始する。

■　キャッシュメモリＡは、キャッシュメモリＢのアク
セス対象の領域を保有していて且つ当該領域が既に書き
換えられているが未だ共有メモリＣに反映されていない
領域であることを検出し、キャッシュメモリＢに対して
当該アクセスを一時中断させるための信号を送る。

■　キャッシュメモリＡは、共有メモリＣの代わりに、
キャッシュメモリＢへ当該アクセスの対象である領域の
ブロックデータを転送する。この時、該ブロックデータ
の共有メモリＣへの書き込みは行わない、その後、キャ
ッシュメモリＡは当該領域のブロックをパージ（追放）
する。

〔発明が解決しようとする課題〕

上述した第７図に示す従来の方式では、キャッシュメモ
リＢがキャッシュメモリＡと同様のコピー・バック方式
であれば問題は生じない。

しかしながら、キャッシュメモリＢがストア・スルー方
式のキャッシュメモリであった場合、キャッシュメモリ
Ａ内で書き換えられたプロ・ンクはキャッシュメモリＢ
にのみ登録され、その後、当該ブロックはキャッシュメ
モリＢ内のブロック・リプレースによりクリアされてし
まう、この場合、キャッシュメモリＡ内で書き換えられ
た部分が消失してしまう。

この不都合を解消するため、上記■の段階において当該
ブロックを共有メモリＣにも同時に書き込む方式が考え
られる。ところがこの方式では、システムバスに接続さ
れるキャッシュメモリの全てがコピー・バック方式であ
った場合等に、コピー・バック方式が備えている利点（
バス・アクセスの頻度を減らす）を最大限に活かすこと
ができず、そのため、システム全体の性能が低下すると
いう問題が生じる。

本発明は、かかる従来技術における課題に鑑み、コピー
・バック方式のキャッシュメモリとストア・スルー方式
のキャッシュメモリが混在しているシステムにおいて、
キャッシュメモリ内で書き換えた部分を消失させずに、
且つ、システム全体の性能低下を抑制することのできる
システムバスを提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係るシステムバスを適用したキャッシ
ュメモリ制御方式の原理を示す図である。

第１図（ａ）に示されるように、本発明によれば、少な
くとも１つのコピー・バック方式のキャシュメモリ旧と
、少なくとも１つのストア・スルー方式のキャシュメモ
リ札と、共有メモリ側とを接続するシステムバス（４）
であって、前記各キャッシュメモリ？ＩＬＭ２が前記共
有メモリＣＭをアクセスする際に、当該各キャッシュメ
モリＭｌ、Ｍ２はストア・スルー方式かコピー・バック
方式かを示す情報伝達手段４１．ＢＡａを具備すること
を特徴とするシステムバスが提供される。

また、本発明のシステムバスは、第１図（ｂ）に示され
るようなキャシュメモリ制御方式に適用することができ
る。このキャシュメモリ制御方式は、前記コピー・バッ
ク方式のキャッシュメモリがリプレース方式で動作し、
且つ、当該キャッシュメモリが保有し既に書き換えられ
ていて前記共有メモリに未だ反映されていない領域に対
する他のキャッシュメモリからの該共有メモリへのアク
セスを検出した場合に該アクセスを一時中断させる手段
（Ｐ１）と、当該アクセスがストア・スルー方式のキャ
ッシュメモリまたはコピー・バック方式のキャッシュメ
モリのいずれによって行われたのかを判別する手段（Ｐ
２）と、該判別の結果に基づき、前記アクセスを行った
キャッシュメモリがコピー・バック方式のキャッシュメ
モリであった場合には当該アクセスの対象である領域の
データを前記共有メモリに書き込むことなく当該コピー
・バック方式のキャンシュメモリへ転送する手段（Ｐ３
）と、前記アクセスを行ったキャッシュメモリがストア
スル一方式のキャッシュメモリであった場合には当該ア
クセスの対象である領域のデータを前記共有メモリへ書
き戻す手段（Ｐ４）とを備えている。

［作　用］ 上述した本発明のシステムバスによれば、各キャッシュ
メモリＭｌ、Ｍ２が共有メモリＣＭをアクセスする際に
、当該各キャッシュメモリＭｌ、河２はストア・スルー
方式かコピー・バック方式かを示す情報伝達手段４１．
ＢＡ、を備えている。

ここで、前記情報伝達手段は、専用の信号線４１により
構成することができる。この信号線４１のレベルは、ス
トア・スルー方式のキャシュメモリＭ２の場合には高レ
ベル“１″とし、コピー・バック方式のキャシュメモリ
旧の場合には低レベル”０”とするのが好ましい、すな
わち、信号線４１に断線等が生じた場合には、全てのキ
ャッシュメモリをストア・スルー方式のものと判断しで
制御することにより、システムとしての性能は低下する
ものの、各キャッシュメモリ間で異なるデータが保持さ
れるのを防ぐことができる。

さらに、前記情報伝達手段は、コマンドバスＣＢの所定
ピッ）ＢＡ、）により構成することができる。

この所定ビットＢＡｏのレベルは、ストア・スルー方式
のキャシュメモリＭ２の場合には高レベル“１”とし、
コピー・バック方式のキャシュメモリ旧の場合には低レ
ベル“０”とするのが好ましい。この場合にも、何らか
の事故が住じた場合でも、全てのキャッシュメモリをス
トア・スルー方式のものと判断して各キャッシュメモリ
間で異なるデータが保持されるのを防ぐことができる。

また、本発明のシステムバスが適用されるキャシュメモ
リ制御方式によれば、成るキャッシュメモリが共有メモ
リに対してアクセスを行った場合に、当該キャッシュメ
モリがストア・スルー方式か、またはコピー・バック方
式かが上記した情報伝達手段により伝達されるので、そ
の情報に応じて、当該アクセスの対象である領域のデー
タの処理を適宜変えるようになっている。

すなわち、当該アクセスがコピー・バック方式のキャッ
シュメモリによって行われた場合には、当該アクセスの
対象である領域のデータを前記共有メモリに書き込むこ
となく当該コピー・バック方式のキャッシュメモリへ転
送している。これによって、共有メモリへのシステムバ
ス上の無駄なアクセスが不要となり、システム全体の性
能低下を抑制することができる。

一方、当該アクセスがストア・スルー方式のキャッシュ
メモリによって行われた場合には、当該アクセスの対象
である領域のデータを共有メモリへ書き戻すようにして
いる。これによって、コピー・バック方式のキャッシュ
メモリ内で書き換えた部分は、消失させることなく無事
に共有メモリ内に保存することができる。

［実施例］ 以下、図面を参照して本発明に係るシステムバスの実施
例を詳細に説明する。

第２図は本発明のシステムバスを使用した密結合マルチ
プロセッサシステムの構成を示すブロック図である。

第２図に示されるように、本システムでは、コピー・バ
ック方式のキャッシュメモリＩＡ（Ｍ１）とストア・ス
ルー方式のキャッシュメモリＩＢ（Ｍ２）が混在した複
数のキャッシュメモリ（本実施例では図示の簡単化のた
め各方式についてそれぞれ１個のみ図示）が、システム
バス４を介して少なくとも１つの共有メモリ３（ＣＭ：
同様に簡単化のため１個のみ図示）に接続されている。

また、各キャッシュメモリＩＡ、ＩＢには、それぞれ対
応するキャッシュメモリへのアドレス情報の供給やデー
タ読み出しおよび書き込み等の制御を行う中央処理装置
（ＣＰ　Ｕ）　２Ａ、２Ｂが接続されている。

第３図は第２図のシステムにおける本発明のシステムバ
スの具体的な構成例を示す図である。

第３図（ａ）は、本発明のシステムバスの一実施例とし
て、共有メモリ３　（ＣＭ）をアクセスするキャッシュ
メモリが、当該キャッシュメモリはストアスル一方式か
コピー・バック方式かをコマンドバスＣＢの最上位ビッ
トＢＡｏのレベルにより伝達するようにしたものを示し
ている。具体的に、システムハス４は、例工ば、８本の
コマンド・バスＣＢ（ＢＡｏ〜ＢＡ？）、および、１６
本（または、３２本）のアドレス／データ・バスＡＤＨ
（ＢＢ０〜ＢＢ＋ｓ）を備えている。そして、８本のコ
マンド・バスＣＢに対応したビットＢＡ、〜ＢＡ、内の
最上位ビットＢＡ、を高レベル“１”とすることにより
該キャシュメモリ（共有メモリ３をアクセスするキャッ
シュメモリ）がストア・スルー方式のキャシュメモリＩ
Ｂであることを示し、また、最上位ビットＢＡＤを低レ
ベル“０”とすることにより該キャシュメモリがコピー
・バック方式のキャシュメモリメモリＩＡであることを
示すようになっている。

ここで、コマンド・バスＣＢの最上位ビットＢＡ。

のレベルをストア・スルー方式のキャシュメモリ１Ｂの
場合には高レベルとし、コピー・バック方式のキャシュ
メモリＩＡの場合には低レベルとするのは、何らかの事
故が生じた場合、情報伝達用のビットＢＡ、は高レベル
“ｌ”となり当該キャッシュメモリをストア・スルー方
式のキャッシュメモリＩＢと判断して制御することにな
るため、キャッシュデータを書き換える毎に共有メモリ
の書き換えを行ってシステムとしての性能は低下するも
のの、各キャッシュメモリ間で異なるデータが保持され
るのを防ぐようにするためである。また、共有メモリ３
をアクセスするキャッシュメモリがストア・スルー方式
かコピー・バック方式かを示すためのビットは、コマン
ド・バスＣＢの最上位ビットＢＡ６に限定されるもので
はない。

第３図（ｂ）は、本発明のシステムバスの一実施例とし
て、共有メモリ３をアクセスするキャッシュメモリが、
自分はストア・スルー方式かコピー・バック方式かを専
用の信号線４１のレベルにより伝達するようにしたもの
を示している。具体的に、システムバス４は、コマンド
・バスＣＢおよびアドレス／データ・バスＡＤＢの他に
、さらに、専用の信号線４１を備え、該信号線４１を高
レベル“１”とすることにより該キャシュメモリ（共有
メモリ３をアクセスするキャッシュメモリ）がストア・
スルー方式のキャシュメモリＩＢであることを示し、ま
た、該信号線４１を低レベル“０”とすることにより該
キャシュメモリがコピー・バック方式のキャシュメモリ
ＩＡであることを示すようになっている。

ここで、システムバス４に付加した専用の信号線４１の
レベルをストア・スルー方式のキャシュメモ１月Ｂの場
合には高レベルとし、コピー・バック方式のキャシュメ
モリＩＡの場合には低レベルとするのは、上述の場合と
同様に、例えば、断線等の事故が生じた場合でも、全て
のキャッシュメモリをストア・スルー方式のものと判断
して各キャッシュメモリ間で異なるデータが保持される
のを防ぐためである。また、第３図（ｂ）に示されるよ
うに、各コピー・バック方式およびストア・スルー方式
のキャシュメモリＩＡ、　ＩＢは、それぞれ中央処理装
置ＣＰＵに設けられた内部キャッシュメモリとして構成
されている。

第４図は第２図におけるコピー・バック方式のキャッシ
ュメモリＩＡの内部構成を示す図である。

同図において、参照符号３１はタグ部（タグメモリ）で
あって、アクセスデータの物理アドレスを記憶するアド
レス部と、２つの状態フラグ、すなわちアドレスとデー
タとの対が有効であるか否かを指示するを効指示フラグ
（Ｖ）とデータが書き換えられたか否かを指示する変更
済指示フラグ（Ｍ）を有している。さらに、３２はシス
テムバス４上のアドレスを解読するデコーダ（ＤＥＣ）
、３３はタグ部３１に登録されているアドレスとシステ
ムバス４上のアドレスＡＤＤの一致／不一致を検出する
比較回路、３４は該比較回路の出力と有効指示フラグお
よび変更済指示フラグに応答して一時中断信号ＩＮＴを
生成するアンドゲート、３５はシステムバス４を介して
送られてくる、ストア・スルー方式かコピー・バック方
式かを指示する方式指示信号ＩＮＯに応答するインバー
タ、３６は該インバータの出力と−時中断信号ＩＮＴに
応答するアンドゲート、３７は方式指示信号ＩＮＤと一
時中断信号ＩＮＴに応答するアンドゲート、そして３８
はアンドゲート３６，３７の出力に応答して転送サイク
ルを形成する回路を示す。

なお、比較回路３３は、タグ部３１のアドレスと外部ア
クセスアドレスＡＤＤが一致した時にその出力を“１”
とし、それによってアンドゲート３４を「有効Ｊにする
。また、方式指示信号ＩＮＤ（情報伝達手段４１．ＢＡ
ｏに対応）は、ストア・スルー方式を指示する場合には
“１“を呈し、コピー・バック方式を指示する場合には
“０”を呈する。また、アンドゲート３６の出力はキャ
ッシュ間転送を起動させるための信号として用いられ、
一方、アンドゲート３７の出力は共有メモリ３へのコピ
ー・バックを起動させるための信号として用いられる。

第５図は第２図のシステムにおけるキャッシュメモリ制
御形態を時系列的に示す図である。同図（ａ）〜（ｃ）
を参照しながらキャッシュメモリの制御について説明す
る。

〔第５図（ａ）参照〕 ■　キャッシュメモリＩＢは、自己がストア・スルー方
式であることを指示（第４図の方式指示信号ＩＮＤ参照
）して共有メモリ３をアクセスする。

すなわち、コマンドバスＣＢの最上位ビットＢＡ、のレ
ベルを高レベル“１”とする（第３図（ａ）参照）か、
或いは、専用の信号線４１を高レベル“１”とすること
により、自己がストア・スルー方式であることを示して
共有メモリ３をアクセスするようになっている。

■　キャッシュメモリＩＡは、キャッシュメモリＩＢが
ストア・スルー方式であることを識別すると共に、キャ
ッシュメモリＩＢに対してアクセスの一時中断を要求（
第４図の一時中断信号ＩＮＴ参照）する。

■　キャッシュメモリＩＡは、共有メモリ３に対して、
キャッシュメモリＩＢからのアクセスをキャンセルする
。

〔第５図（ｂ）参照〕 ■　キャッシュメモリＬＡは、上記方式指示信号ＩＮＤ
（ＢＡ、、４１）により、上記アクセスを行ったキャッ
シュメモリがストア・スルー方式のキャッシュメモリＩ
Ｂであることを検出し、当該アクセスの対象である領域
のデータ（ハンチングで表示）を共有メモリ３へ書き戻
す。

［第５図（ｃ）参照〕 ■　キャッシュメモＩＪＩＢは、共有メモリ３をアクセ
スして必要な部分をフェツチする。

なお、第５図（ａ）〜（ｃ）には図示していないが、共
有メモリ３をアクセスするキャッシュメモリがコピー・
バック方式のキャッシュメモリであった場合には、従来
と同様に、当該アクセスの対象である領域のデータを共
有メモリ３に書き込むことなく当該コピー・バック方式
のキャッシュメモリへ転送する。

第６図は第２図におけるコピー・バック方式のキャッシ
ュメモリが行う処理の一例を示すフローチャートである
。以下、コピー・バック方式のキャッシュメモリＩＡが
行う処理について、第６図のフローチャートを参照しな
がら説明する。

まずステップ５１では、外部からアクセスされた領域と
自己が保有しているブロックとの一致（ＹＥＳ）または
不一致（Ｎ０）を判定し、判定結果がＹＥＳの場合には
ステップ５２に進み、判定結果がＮＯの場合にはステッ
プ５１を繰り返す、ステ・ンプ５２では、当該ブロック
が書き換えられている（ＹＥＳ）か否（Ｎ０）を判定し
、判定結果がＹＥＳの場合にはステップ５３に進み、判
定結果がＮＯの場合にはこのフローは「エンド」となる
。ステップ５３では、その外部アクセスを中断させるた
めの信号（−時中断信号ＩＮＴ）をシステムバス４に送
出する。

ステップ５４では、その外部アクセスがコピー・バック
方式のキャッシュメモリによって行われた（ＹＥＳ）か
否（Ｎ０）を判定し、判定結果がＹＥＳの場合にはステ
ップ５５に進み、判定結果がＮＯの場合（すなわち、外
部アクセスがストア・スルー方式のキャッシュメモリに
よって行われた場合）にはステップ５６に進む。ステッ
プ５５では、共有メモリ３の代わりに、当該アクセスの
対象である領域のブロックデータをシステムバス４に送
出する。この後、ステップ５７に進み、当該領域のブロ
ックをパージした後、このフローは「エンド」となる。

一方、ステップ５６では、外部アクセスがストアスル一
方式のキャッシュメモリによって行われているので、当
該領域のブロックを共有メモリ３へ書き戻す。この後、
ステップ５７に進み、上記と同様の処理が行われる。

このように本実施例のシステムバスが適用されるキャッ
シュメモリ制御方式によれば、コピー・バック方式のキ
ャッシュメモリＩＡが保有し且つ既に書き換えられてい
るが共有メモリ３に未だ反映されていない領域に対して
他のキャッシュメモリからアクセスが有った場合に、該
アクセスを一時中断させると共に、当該アクセスを行っ
たキャッシュメモリがストア・スルー方式か、またはコ
ピー・バック方式かに応じて、当該アクセスの対象であ
る領域のデータの処理を上述したように適宜変えている
。

そして、本実施例のシステムバスを適用することにより
、アクセスの対象である領域のデータを当該コピー・バ
ック方式のキャッシュメモ１月＾へ転送することにより
、コピー・バック方式がもつ利点（無駄なアクセスを無
くす）を最大限に活かすことができ、ひいてはシステム
全体の性能を高めることが可能となる。その一方では、
当該アクセスの対象である領域のデータを共有メモリ３
へ書き戻すことにより、コピー・バック方式のキャッシ
ュメモｉ月＾内で書き換えた部分を消失させることなく
無事に共有メモリ３内に保存することができる。

〔発明の効果〕

以上説明したように本発明によれば、コピー・バック方
式のキャッシュメモリとストア・スルー方式のキャッシ
ュメモリが混在しているシステムにおいて、キャッシュ
メモリ内で書き換えた部分を消失させずに、且つ、シス
テム全体の性能低下を抑制することのが可能なシステム
バスを提供することができ、システム全体の性能を高め
ることができる。

【図面の簡単な説明】

第１図は本発明に係るシステムバスを適用したキャッシ
ュメモリ制御方式の原理を示す図、第２図は本発明のシ
ステムバスを使用した密結合マルチプロセッサシステム
の構成を示すブロック図、 第３図は第２図のシステムにおける本発明のシステムバ
スの具体的な構成例を示す図、第４図は第２図における
コピー・バック方式のキャッシュメモリの内部構成を示
す図、第５図は第２図のシステムにおけるキャッシュメ
モリ制御形態を時系列的に示す図、 第６図は第２図におけるコピー・バック方式のキャッシ
ュメモリが行う処理の一例を示すフローチャート、 第７図は従来のシステムバスを使用したキャッシュメモ
リ制御方式の問題点を説明するための図である。 （符号の説明） Ｍｌ、ＩＡ・・・コピー・バック方式のキャッシュメモ
リ、Ｍ２．　ＩＢ・・・ストア・スルー方式のキャッシ
ュメモリ、２Ａ、２Ｂ・・・ＣＰＵ、 ＣＭ、３・・・共有メモリ、 ４・・・システムバス、 ４１・・・情報伝達用の信号線、 ＣＢ・・・コマンドバス、 ＡＤＨ・・・アドレス／データ・バス、ＢＡ、・・・情
報伝達用のコマンドバスのビア）、ＰＩ・・・アクセス
を一時中断させる処理、Ｐ２・・・アクセスを行ったキ
ャッシュメモリの方式を判別する処理、 Ｐ３・・・当該コピー・バック方式のキャッシュメモリ
に該当データを転送する処理、 Ｐ４・・・共有メモリへ該当データを書き戻す処理。 （ｂ） 本発明のノステムハスを使用した密結合マルチブロセノ
サノステムの構成を示すフロック図 第２図 （ａ） （ｂ） 弗 図 第 図 ＩＡ・・・キャッシュメモリ （コピー・バック方式） ％式％ （ストア・スルー方式） ３・・・共有メモリ 第２図のノステムにおけるキャッシュメモリの制御形態
を時系列的に示す図 従来の７ステムハスを使用したキヤノンユメモリ制御方
式の問題点を説明するための同 第

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つのコピー・バック方式のキャシュメ
   モリ（Ｍ１）と、少なくとも１つのストア・スルー方式
   のキャシュメモリ（Ｍ２）と、共有メモリ（ＣＭ）とを
   接続するシステムバスであって、前記各キャッシュメモ
   リが前記共有メモリをアクセスする際に、当該各キャッ
   シュメモリはストア・スルー方式かコピー・バック方式
   かを示す情報伝達手段（４１、ＢＡ＿０）を具備するこ
   とを特徴とするシステムバス。 ２、前記情報伝達手段は、専用の信号線（４１）により
   構成されている請求項１記載のシステムバス。 ３、前記専用の信号線（４１）は、ストア・スルー方式
   のキャシュメモリの場合には高レベル“１”となり、コ
   ピー・バック方式のキャシュメモリの場合には低レベル
   “０”となるように構成されている請求項２記載のシス
   テムバス。 ４、前記情報伝達手段は、コマンドバス（ＣＢ）の所定
   ビット（ＢＡ＿０）により構成されている請求項１記載
   のシステムバス。 ５、前記コマンドバスの所定ビット（ＢＡ＿０）は、ス
   トア・スルー方式のキャシュメモリの場合には高レベル
   “１”となり、コピー・バック方式のキャシュメモリの
   場合には低レベル“０”となるように構成されている請
   求項４記載のシステムバス。 ６、前記コピー・バック方式のキャシュメモリ（Ｍ１）
   および前記ストア・スルー方式のキャシュメモリ（Ｍ２
   ）は、それぞれ中央処理装置（ＣＰＵ）に設けられた内
   部キャッシュメモリとして構成されている請求項１記載
   のシステムバス。 ７、前記システムバスは、 前記コピー・バック方式のキャッシュメモリ（Ｍ１）が
   リプレース方式で動作し、且つ、当該キャッシュメモリ
   が保有し既に書き換えられていて前記共有メモリに未だ
   反映されていない領域に対する他のキャッシュメモリか
   らの該共有メモリへのアクセスを検出した場合に該アク
   セスを一時中断させる手段（Ｐ１）と、 当該アクセスがストア・スルー方式のキャッシュメモリ
   （Ｍ２）またはコピー・バック方式のキャッシュメモリ
   （Ｍ１）のいずれによって行われたのかを判別する手段
   （Ｐ２）と、 該判別の結果に基づき、前記アクセスを行ったキャッシ
   ュメモリがコピー・バック方式のキャッシュメモリであ
   った場合には当該アクセスの対象である領域のデータを
   前記共有メモリに書き込むことなく当該コピー・バック
   方式のキャッシュメモリへ転送する手段（Ｐ３）と、 前記アクセスを行ったキャッシュメモリがストア・スル
   ー方式のキャッシュメモリであった場合には当該アクセ
   スの対象である領域のデータを前記共有メモリへ書き戻
   す手段（Ｐ４）とを備えたキャシュメモリ制御方式に適
   用されるようになっている請求項１記載のシステムバス
   。