JPH0222411B2 - - Google Patents
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- Publication number
- JPH0222411B2 JPH0222411B2 JP58152480A JP15248083A JPH0222411B2 JP H0222411 B2 JPH0222411 B2 JP H0222411B2 JP 58152480 A JP58152480 A JP 58152480A JP 15248083 A JP15248083 A JP 15248083A JP H0222411 B2 JPH0222411 B2 JP H0222411B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- memory
- ffc
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プロセツサからのデータを外部へ転
送する場合に用いられるデータ転送回路に関する
ものである。
送する場合に用いられるデータ転送回路に関する
ものである。
プロセツサからのデータを外部へ転送する際、
外部へ接続される機器の条件に応じ、プロセツサ
からのデータ送出速度と、外部へのデータ送出速
度とを異ならせる場合があり、この場合には、記
憶した順位にしたがつてデータの送出を行なう
FIFO（First In First Out.）形の順次入出力メモ
リを用い、プロセツサからのデータをこのメモリ
へ一旦格納してから、外部機器側の条件に応じた
読出し速度によりメモリの内容を読出し、外部へ
送出するものとなつている。
外部へ接続される機器の条件に応じ、プロセツサ
からのデータ送出速度と、外部へのデータ送出速
度とを異ならせる場合があり、この場合には、記
憶した順位にしたがつてデータの送出を行なう
FIFO（First In First Out.）形の順次入出力メモ
リを用い、プロセツサからのデータをこのメモリ
へ一旦格納してから、外部機器側の条件に応じた
読出し速度によりメモリの内容を読出し、外部へ
送出するものとなつている。
しかし、従来は、順次入出力メモリの読出し状
況を制御するため、単安定マルチバイブレータに
より発生したパルスに基づきシーケンス制御を行
なうと共に、プロセツサもシーケンス制御に参画
しており、プロセツサが制御用の各種信号を処理
しなければならず、稼働負荷が増大すると共に、
単安定マルチバイブレータの時定数が抵抗器およ
びコンデンサの経年変化により変動し、制御状態
が不安定になる等の欠点を生じている。
況を制御するため、単安定マルチバイブレータに
より発生したパルスに基づきシーケンス制御を行
なうと共に、プロセツサもシーケンス制御に参画
しており、プロセツサが制御用の各種信号を処理
しなければならず、稼働負荷が増大すると共に、
単安定マルチバイブレータの時定数が抵抗器およ
びコンデンサの経年変化により変動し、制御状態
が不安定になる等の欠点を生じている。
本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、上述の順次入出力メモリと、これ
からのデータを外部へ送出する出力回路と、順次
入出力メモリから送出準備完了信号の与えられた
条件と外部から非動作信号の与えられた条件との
一致に応じ、順次入出力メモリに対しクロツクパ
ルスに同期して読出し開始信号を送出すると共
に、出力回路に対し動作開始信号を送出する出力
制御回路とを設けた極めて効果的な、データ転送
回路を提供するものである。
る目的を有し、上述の順次入出力メモリと、これ
からのデータを外部へ送出する出力回路と、順次
入出力メモリから送出準備完了信号の与えられた
条件と外部から非動作信号の与えられた条件との
一致に応じ、順次入出力メモリに対しクロツクパ
ルスに同期して読出し開始信号を送出すると共
に、出力回路に対し動作開始信号を送出する出力
制御回路とを設けた極めて効果的な、データ転送
回路を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は全構成のブロツク図であり、プロセツ
サCPUからの並列データは、順次入出力メモリ
（以下、メモリ）FIFOへ与えられ、ここにおいて
一旦記憶されたうえ、記憶時と同一の順位により
並列に読出されてデイジタル・アナログ変換器、
通信インターフエイス等の出力回路OCへ与えら
れ、同回路OCにより直列データへ変換された後、
外部へ出力データD0として送出される。
サCPUからの並列データは、順次入出力メモリ
（以下、メモリ）FIFOへ与えられ、ここにおいて
一旦記憶されたうえ、記憶時と同一の順位により
並列に読出されてデイジタル・アナログ変換器、
通信インターフエイス等の出力回路OCへ与えら
れ、同回路OCにより直列データへ変換された後、
外部へ出力データD0として送出される。
たゞし、メモリFIFOに対するデータの格納は、
プロセツサCPUからの書込み指令信号に応じ
て行なわれるが、メモリFIFOが入力準備完了信
号IRを送出するまでは、メモリFIFOを書込み状
態とすることが不可能となつており、書込み指令
信号とメモリFIFOの状態との整合を図るた
め入力制御回路ICTが設けられ、書込み指令信号
WTの与えられた条件と、入力準備完了信号IRの
与えられた条件との一致に応じ書込み開始信号SI
を送出するものとなつている。
プロセツサCPUからの書込み指令信号に応じ
て行なわれるが、メモリFIFOが入力準備完了信
号IRを送出するまでは、メモリFIFOを書込み状
態とすることが不可能となつており、書込み指令
信号とメモリFIFOの状態との整合を図るた
め入力制御回路ICTが設けられ、書込み指令信号
WTの与えられた条件と、入力準備完了信号IRの
与えられた条件との一致に応じ書込み開始信号SI
を送出するものとなつている。
一方、メモリFIFOからのデータ送出は、メモ
リFIFOが送出準備完了信号OR（メモリFIFOで
発生し、出力データを送出しているか否かを示す
信号）を送出し、かつ、外部から外部機器が非動
作信号を与えて来た条件において行なわ
ねばならず、これらの状況判断を行なうため出力
制御回路OCTが設けてあり、送出準備完了信号
ORの与えられた条件と、非動作信号の与
えられた条件との一致に応じ、メモリFIFOに対
する読出し開始信号SOの送出および、出力回路
OCに対する動作開始信号の送出を行なつて
いる。
リFIFOが送出準備完了信号OR（メモリFIFOで
発生し、出力データを送出しているか否かを示す
信号）を送出し、かつ、外部から外部機器が非動
作信号を与えて来た条件において行なわ
ねばならず、これらの状況判断を行なうため出力
制御回路OCTが設けてあり、送出準備完了信号
ORの与えられた条件と、非動作信号の与
えられた条件との一致に応じ、メモリFIFOに対
する読出し開始信号SOの送出および、出力回路
OCに対する動作開始信号の送出を行なつて
いる。
第２図は、出力制御回路OCTのブロツク図で
あり、イニシヤルリセツト信号が“Ｌ”（低
レベル）として与えられると、これが直接、Ｄ形
フリツプフロツプ回路（以下、FFC）FF1，FF3
のリセツト端子Ｒへ印加されると共に、ORゲー
トG1を介してFFC・FF2のリセツト端子Ｒへ印加
され、これらがリセツト状態となり、FFC・FF1
〜FF3の出力端子が“Ｈ”（高レベル）となる
ため、ANDゲートG2がオン状態となる。
あり、イニシヤルリセツト信号が“Ｌ”（低
レベル）として与えられると、これが直接、Ｄ形
フリツプフロツプ回路（以下、FFC）FF1，FF3
のリセツト端子Ｒへ印加されると共に、ORゲー
トG1を介してFFC・FF2のリセツト端子Ｒへ印加
され、これらがリセツト状態となり、FFC・FF1
〜FF3の出力端子が“Ｈ”（高レベル）となる
ため、ANDゲートG2がオン状態となる。
この状態において、メモリFIFOからの送出準
備完了信号ORが“Ｈ”として与えられ、かつ、
外部からの非動作信号が“Ｈ”として与
えられゝば、送出準備完了信号ORがORゲート
G1を介してFFC・FF2のリセツト端子Ｒへ印加さ
れ、これのリセツト状態を解除すると共にAND
ゲートG2の出力が“Ｈ”へ転じ、これをFFC・
FF2のデータ端子Ｄへ与えるため、プロセツサ
CPU用のクロツクパルスと同期したクロツクパ
ルスCLKの立上りに応じてFFC・FF2がセツトさ
れ、出力端子Ｑを“Ｈ”とし、メモリFIFOに対
し読出し開始信号SOとして送出する。
備完了信号ORが“Ｈ”として与えられ、かつ、
外部からの非動作信号が“Ｈ”として与
えられゝば、送出準備完了信号ORがORゲート
G1を介してFFC・FF2のリセツト端子Ｒへ印加さ
れ、これのリセツト状態を解除すると共にAND
ゲートG2の出力が“Ｈ”へ転じ、これをFFC・
FF2のデータ端子Ｄへ与えるため、プロセツサ
CPU用のクロツクパルスと同期したクロツクパ
ルスCLKの立上りに応じてFFC・FF2がセツトさ
れ、出力端子Ｑを“Ｈ”とし、メモリFIFOに対
し読出し開始信号SOとして送出する。
また、同時に、FFC・FF2の出力端子は
“Ｌ”へ転じ、これをFFC・FF3のセツト端子Ｓ
へ与えるため、FFC・FF3がセツトされ、出力端
子を“Ｌ”とし、これを出力回路OCに対し動
作開始信号として送出する。
“Ｌ”へ転じ、これをFFC・FF3のセツト端子Ｓ
へ与えるため、FFC・FF3がセツトされ、出力端
子を“Ｌ”とし、これを出力回路OCに対し動
作開始信号として送出する。
FFC・FF3の出力端子が“Ｌ”となれば、こ
れがFFC・FF1のセツト端子Ｓへ与えられている
ため、FFC・FF1がセツトされ、出力端子を
“Ｌ”としてANDゲートG2をオフへ転じ、これ
の出力を“Ｌ”とすることにより、クロツクパル
スCLKの立上りに応じてFFC・FF2がリセツト
し、出力端子を“Ｈ”へ復する。
れがFFC・FF1のセツト端子Ｓへ与えられている
ため、FFC・FF1がセツトされ、出力端子を
“Ｌ”としてANDゲートG2をオフへ転じ、これ
の出力を“Ｌ”とすることにより、クロツクパル
スCLKの立上りに応じてFFC・FF2がリセツト
し、出力端子を“Ｈ”へ復する。
すると、FFC・FF3のセツト状態が解徐され、
これのデータ端子Ｄが共通回路へ接続され“Ｌ”
に固定されているため、クロツクパルスCLKの
つぎの立上りに応じてリセツトし、出力端子を
“Ｈ”へ復して動作開始信号の送出を停止す
る。
これのデータ端子Ｄが共通回路へ接続され“Ｌ”
に固定されているため、クロツクパルスCLKの
つぎの立上りに応じてリセツトし、出力端子を
“Ｈ”へ復して動作開始信号の送出を停止す
る。
ついで、出力回路OCが動作開始信号に応
じた動作を完了し、動作完了信号EOCを“Ｈ”
としてFFC・FF1のクロツク端子CKへ与えると、
これのデータ端子Ｄも“Ｌ”に固定されているた
め、FFC・FF1がリセツトし、すべてが初期状態
となる。
じた動作を完了し、動作完了信号EOCを“Ｈ”
としてFFC・FF1のクロツク端子CKへ与えると、
これのデータ端子Ｄも“Ｌ”に固定されているた
め、FFC・FF1がリセツトし、すべてが初期状態
となる。
したがつて、送出準備完了信号ORの与えられ
た条件と、非動作信号の与えられた条件
との一致がANDゲートG2により検出され、両条
件の一致に応じ、クロツクパルスCLKと同期の
うえ読出し開始信号SOおよび動作開始信号
の送出がFFC・FF2，FF3により行なわれ、読出
し開始信号SOはクロツクパルスCLKの１周期
間、動作開始信号は同様の２周期間送出さ
れるものとなり、かつ、動作完了信号EOCに応
じて初期状態へ復するものとなるためメモリ
FIFOの状態と出力回路OCおよび外部機器の状態
との整合が図られると共に、メモリFIFOの出力
制御が安定かつ確実に行なわれる。
た条件と、非動作信号の与えられた条件
との一致がANDゲートG2により検出され、両条
件の一致に応じ、クロツクパルスCLKと同期の
うえ読出し開始信号SOおよび動作開始信号
の送出がFFC・FF2，FF3により行なわれ、読出
し開始信号SOはクロツクパルスCLKの１周期
間、動作開始信号は同様の２周期間送出さ
れるものとなり、かつ、動作完了信号EOCに応
じて初期状態へ復するものとなるためメモリ
FIFOの状態と出力回路OCおよび外部機器の状態
との整合が図られると共に、メモリFIFOの出力
制御が安定かつ確実に行なわれる。
第３図は、入力制御回路ICTのブロツク図であ
り、イニシヤルリセツト信号が“Ｌ”（低レ
ベル）として与えられると、これがＤ形フリツプ
フロツプ回路（以下、FFC）FF4のリセツト端子
Ｒへ直接、FFC・FF5のリセツト端子ＲにはOR
ゲートG3を介して与えられ、FFC・FF4，FF5が
リセツト状態となり、これらの出力端子Ｑはいず
れも“Ｌ”となる。
り、イニシヤルリセツト信号が“Ｌ”（低レ
ベル）として与えられると、これがＤ形フリツプ
フロツプ回路（以下、FFC）FF4のリセツト端子
Ｒへ直接、FFC・FF5のリセツト端子ＲにはOR
ゲートG3を介して与えられ、FFC・FF4，FF5が
リセツト状態となり、これらの出力端子Ｑはいず
れも“Ｌ”となる。
ついで、プロセツサCPUから書込み指令信号
WTが“Ｌ”のパルスとして与えられゝば、これ
がFFC・FF4のセツト端子Ｓへ印加されるため
FFC・FF4がセツトされて出力端子Ｑを“Ｈ”
（高レベル）へ転じ、これをANDゲートG4へ与
えると共に、書込み指令信号もANDゲート
G4へ与えられており、これが“Ｈ”へ復するこ
とにより、ANDゲートG4がオンとなり、プロセ
ツサCPU用のクロツクパルスと同期したクロツ
クパルスCLKを通過させ、これをFFC・FF5のク
ロツク端子CKへ送出する。
WTが“Ｌ”のパルスとして与えられゝば、これ
がFFC・FF4のセツト端子Ｓへ印加されるため
FFC・FF4がセツトされて出力端子Ｑを“Ｈ”
（高レベル）へ転じ、これをANDゲートG4へ与
えると共に、書込み指令信号もANDゲート
G4へ与えられており、これが“Ｈ”へ復するこ
とにより、ANDゲートG4がオンとなり、プロセ
ツサCPU用のクロツクパルスと同期したクロツ
クパルスCLKを通過させ、これをFFC・FF5のク
ロツク端子CKへ送出する。
このため、FFC・FF5のデータ端子Ｄへ与えら
れているメモリFIFOからの準備完了信号IRが
“Ｈ”として生じ、あるいは、生じていれば、こ
れが同時にORゲートG3を介してFFC・FF5のリ
セツト端子Ｒへ印加され、リセツト状態の解除を
行なうと共に、データ端子Ｄを“Ｈ”とし、
ANDゲートG4を介して与えられているクロツク
パルスCLKの立上りに応じてFFC・FF5をセツト
するものとなり、出力端子Ｑを“Ｈ”へ転じ、こ
れを書込み開始信号SIとしてメモリFIFOへ送出
する。
れているメモリFIFOからの準備完了信号IRが
“Ｈ”として生じ、あるいは、生じていれば、こ
れが同時にORゲートG3を介してFFC・FF5のリ
セツト端子Ｒへ印加され、リセツト状態の解除を
行なうと共に、データ端子Ｄを“Ｈ”とし、
ANDゲートG4を介して与えられているクロツク
パルスCLKの立上りに応じてFFC・FF5をセツト
するものとなり、出力端子Ｑを“Ｈ”へ転じ、こ
れを書込み開始信号SIとしてメモリFIFOへ送出
する。
また、FFC・FF5の出力端子Ｑが“Ｈ”となれ
ば、これがFFC・FF4のクロツク端子CKへ与え
られると共に、これのデータ端子Ｄが共通回路へ
接続され“Ｌ”となつているため、FFC・FF4が
リセツトし、出力端子Ｑを“Ｌ”へ転じ、AND
ゲートG4をオフとしてクロツクパルスCLKの送
出を停止させる。
ば、これがFFC・FF4のクロツク端子CKへ与え
られると共に、これのデータ端子Ｄが共通回路へ
接続され“Ｌ”となつているため、FFC・FF4が
リセツトし、出力端子Ｑを“Ｌ”へ転じ、AND
ゲートG4をオフとしてクロツクパルスCLKの送
出を停止させる。
一方、メモリFIFOは、書込み開始信号SIに応
じて書込み状態となり、準備完了信号IRを“Ｌ”
へ復するため、FFC・FF5のデータ端子Ｄおよび
リセツト端子Ｒが“Ｌ”となつてFFC・FF5もリ
セツトし、出力端子Ｑを“Ｌ”へ転じて書込み開
始信号SIの送出を停止すると共に、全回路が初期
状態となる。
じて書込み状態となり、準備完了信号IRを“Ｌ”
へ復するため、FFC・FF5のデータ端子Ｄおよび
リセツト端子Ｒが“Ｌ”となつてFFC・FF5もリ
セツトし、出力端子Ｑを“Ｌ”へ転じて書込み開
始信号SIの送出を停止すると共に、全回路が初期
状態となる。
したがつて、FFC・FF4により、書込み指令信
号の与えられた条件が保持されると共に、この条
件と準備完了信号の与えられた条件との一致が
FFC・FF5により検出され、両条件の一致に応じ
クロツクパルスCLKと同期のうえ書込み開始信
号SIが送出されるものとなり、書込み指令信号
WTとメモリFIFOの状態との整合が図られると
共に、メモリFIFOの入力制御が安定かつ確実と
なる。
号の与えられた条件が保持されると共に、この条
件と準備完了信号の与えられた条件との一致が
FFC・FF5により検出され、両条件の一致に応じ
クロツクパルスCLKと同期のうえ書込み開始信
号SIが送出されるものとなり、書込み指令信号
WTとメモリFIFOの状態との整合が図られると
共に、メモリFIFOの入力制御が安定かつ確実と
なる。
たゞし、状況に応じ、ORゲートG1，G3を
NORゲート等へ、ANDゲートG2，G4をNAND
ゲート等へ置換し、あるいは、FFC・FF1〜FF5
としてラツチ回路またはメモリ等を用い、これら
に応じて構成を選定してもよく、出力回路OCに
は、外部機器の条件にしたがつたものを用いれば
よい等、種々の変形が自在である。
NORゲート等へ、ANDゲートG2，G4をNAND
ゲート等へ置換し、あるいは、FFC・FF1〜FF5
としてラツチ回路またはメモリ等を用い、これら
に応じて構成を選定してもよく、出力回路OCに
は、外部機器の条件にしたがつたものを用いれば
よい等、種々の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、プロセツサと無関係にメモリの出力制御がな
され、プロセツサの稼働状況に余裕を生ずると共
に、構成上不安定な要素がなく、メモリに対する
出力制御を安定かつ確実なものとすることができ
るため、プロセツサからのデータ転送において顕
著な効果が得られる。また、読出し開始信号はク
ロツクパルスに同期して発生するのでタイミング
のくるいがなく、制御の安定性がさらに増加す
る。
ば、プロセツサと無関係にメモリの出力制御がな
され、プロセツサの稼働状況に余裕を生ずると共
に、構成上不安定な要素がなく、メモリに対する
出力制御を安定かつ確実なものとすることができ
るため、プロセツサからのデータ転送において顕
著な効果が得られる。また、読出し開始信号はク
ロツクパルスに同期して発生するのでタイミング
のくるいがなく、制御の安定性がさらに増加す
る。
図は本発明の実施例を示し、第１図は全構成の
ブロツク図、第２図は出力制御回路のブロツク
図、第３図は入力制御回路のブロツク図である。 CPU……プロセツサ、FIFO……メモリ（順次
入出力メモリ）、OC……出力回路、OCT……出
力制御回路、FF1〜FF3……FFC（フリツプフロ
ツプ回路）、G1……ORゲート、G2……ANDゲー
ト、OR……送出準備完了信号、……非動
作信号、SO……読出し開始信号、……動作
開始信号、EOC……動作完了信号、CLK……ク
ロツクパルス。
ブロツク図、第２図は出力制御回路のブロツク
図、第３図は入力制御回路のブロツク図である。 CPU……プロセツサ、FIFO……メモリ（順次
入出力メモリ）、OC……出力回路、OCT……出
力制御回路、FF1〜FF3……FFC（フリツプフロ
ツプ回路）、G1……ORゲート、G2……ANDゲー
ト、OR……送出準備完了信号、……非動
作信号、SO……読出し開始信号、……動作
開始信号、EOC……動作完了信号、CLK……ク
ロツクパルス。
Claims (1)
- 【特許請求の範囲】 １ プロセツサからのデータを順次に記憶しかつ
順次に送出する順次入出力メモリと、 該メモリからのデータを外部へ送出する出力回
路と、 前記メモリから送出準備完了信号の与えられた
条件と前記外部から非動作信号の与えられた条件
との一致に応じ、前記メモリに対し前記プロセツ
サのクロツクパルスに同期して読出し開始信号を
送出すると共に前記出力回路に対し動作開始信号
を送出する出力制御回路と を備えたことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152480A JPS6045838A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152480A JPS6045838A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045838A JPS6045838A (ja) | 1985-03-12 |
| JPH0222411B2 true JPH0222411B2 (ja) | 1990-05-18 |
Family
ID=15541417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152480A Granted JPS6045838A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045838A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
-
1983
- 1983-08-23 JP JP58152480A patent/JPS6045838A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045838A (ja) | 1985-03-12 |
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