JPH0222410B2 - - Google Patents
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- Publication number
- JPH0222410B2 JPH0222410B2 JP58152479A JP15247983A JPH0222410B2 JP H0222410 B2 JPH0222410 B2 JP H0222410B2 JP 58152479 A JP58152479 A JP 58152479A JP 15247983 A JP15247983 A JP 15247983A JP H0222410 B2 JPH0222410 B2 JP H0222410B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- ffc
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プロセツサからのデータを外部へ転
送する場合に用いられるデータ転送回路に関する
ものである。
送する場合に用いられるデータ転送回路に関する
ものである。
プロセツサからのデータを外部へ転送する際、
外部へ接続される機器の条件に応じ、プロセツサ
からのデータ送出速度と、外部へのデータ送出速
度とを異ならせる場合があり、この場合には、記
憶した順位にしたがつてデータの送出を行なう
FIFO（First In First Out.）形の順次入出力メモ
リを用い、プロセツサからのデータをこのメモリ
へ一旦格納してから、外部機器側の条件に応じた
読出し速度によりメモリの内容を読出し、外部へ
送出するものとなつている。
外部へ接続される機器の条件に応じ、プロセツサ
からのデータ送出速度と、外部へのデータ送出速
度とを異ならせる場合があり、この場合には、記
憶した順位にしたがつてデータの送出を行なう
FIFO（First In First Out.）形の順次入出力メモ
リを用い、プロセツサからのデータをこのメモリ
へ一旦格納してから、外部機器側の条件に応じた
読出し速度によりメモリの内容を読出し、外部へ
送出するものとなつている。
しかし、従来は、順次入出力メモリの格納状況
を制御するため、単安定マルチバイブレータによ
り発生したパルスに基づきシーケンス制御を行な
うと共に、プロセツサもシーケンス制御に参画し
ており、プロセツサが制御用の各種信号を処理し
なければならなず、稼働負荷が増大すると共に、
単安定マルチバイブレータの時定数が抵抗器およ
びコンデンサの経年変化により変動し、制御状態
が不安定になる等の欠点を生じている。
を制御するため、単安定マルチバイブレータによ
り発生したパルスに基づきシーケンス制御を行な
うと共に、プロセツサもシーケンス制御に参画し
ており、プロセツサが制御用の各種信号を処理し
なければならなず、稼働負荷が増大すると共に、
単安定マルチバイブレータの時定数が抵抗器およ
びコンデンサの経年変化により変動し、制御状態
が不安定になる等の欠点を生じている。
本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、上述の順次入出力メモリと、これ
からのデータを外部へ送出する出力回路と、プロ
セツサからの書込み指令信号が与えられた条件
と、順次メモリからの準備完了信号が与えられた
条件との一致に応じ、順次入出力メモリに対しク
ロツクパルスに同期して書込み開始信号を送出す
る入力制御回路とを設けた極めて効果的な、デー
タ転送回路を提供するものである。
る目的を有し、上述の順次入出力メモリと、これ
からのデータを外部へ送出する出力回路と、プロ
セツサからの書込み指令信号が与えられた条件
と、順次メモリからの準備完了信号が与えられた
条件との一致に応じ、順次入出力メモリに対しク
ロツクパルスに同期して書込み開始信号を送出す
る入力制御回路とを設けた極めて効果的な、デー
タ転送回路を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は全構成のブロツク図であり、プロセツ
サCPUからの並列データは、順次入出力メモリ
（以下、メモリ）FIFOへ与えられ、こゝにおいて
一旦記憶されたうえ、記憶時と同一の順位により
並列に読出されてデイジタルアナログ変換器、通
信インターフエース等の出力回路OCへ与えられ、
同回路OCにより並列データが直列データへ変換
された後、外部へ出力データD0として送出され
る。
サCPUからの並列データは、順次入出力メモリ
（以下、メモリ）FIFOへ与えられ、こゝにおいて
一旦記憶されたうえ、記憶時と同一の順位により
並列に読出されてデイジタルアナログ変換器、通
信インターフエース等の出力回路OCへ与えられ、
同回路OCにより並列データが直列データへ変換
された後、外部へ出力データD0として送出され
る。
たゞし、メモリFIFOに対するデータの格納は、
プロセツサCPUからの書込み指令信号に応じ
て行なわれるが、メモリFIFOが準備完了信号IR
（メモリFIFOで発生し、このメモリに空きができ
出力データの取り込みが可能になつた場合にハイ
レベルとなつて出力される信号）を送出するまで
は、メモリFIFOを書込み状態することが不可能
となつており、入力制御回路ICTが設けられ、書
込み指令信号の与えられた条件と、準備完了
信号IRの与えられた条件との一致に応じて書込
み開始信号SIを送出するものとして動作し、これ
によつて、書込み指令信号とメモリFIFOの
状態との整合を図つている。
プロセツサCPUからの書込み指令信号に応じ
て行なわれるが、メモリFIFOが準備完了信号IR
（メモリFIFOで発生し、このメモリに空きができ
出力データの取り込みが可能になつた場合にハイ
レベルとなつて出力される信号）を送出するまで
は、メモリFIFOを書込み状態することが不可能
となつており、入力制御回路ICTが設けられ、書
込み指令信号の与えられた条件と、準備完了
信号IRの与えられた条件との一致に応じて書込
み開始信号SIを送出するものとして動作し、これ
によつて、書込み指令信号とメモリFIFOの
状態との整合を図つている。
第２図は、入力制御回路ICTのブロツク図であ
り、イニシヤルリセツト信号が“Ｌ”（低レ
ベル）として与えられると、これが、Ｄ形フリツ
プフロツプ回路（以下、FFC）FF1のリセツト端
子Ｒへ直接、FFC・FF2のリセツト端子Ｒには
ORゲートG1を介して与えられ、FFC・FF2がリ
セツト状態となり、これらの出力端子Ｑはいづれ
も“Ｌ”となる。
り、イニシヤルリセツト信号が“Ｌ”（低レ
ベル）として与えられると、これが、Ｄ形フリツ
プフロツプ回路（以下、FFC）FF1のリセツト端
子Ｒへ直接、FFC・FF2のリセツト端子Ｒには
ORゲートG1を介して与えられ、FFC・FF2がリ
セツト状態となり、これらの出力端子Ｑはいづれ
も“Ｌ”となる。
ついで、プロセツサCPUから書込み指令信号
WTが“Ｌ”のパルスとして与えられゝば、これ
がFFC・FF1のセツト端子Ｓへ印加されるため、
FFC・FF1がセツトされて出力端子Ｑを“Ｈ”
（高レベル）へ転じ、これをANDゲートG2へ与
えると共に、書込み指令信号もANDゲート
G2へ与えられており、これが“Ｈ”へ復するこ
とにより、ANDゲートG2がオンとなりプロセツ
サCPU用のクロツクパルスと同期したクロツク
パルスCLKを通過させ、これをFFC・FF2のクロ
ツク端子CKへ送出する。
WTが“Ｌ”のパルスとして与えられゝば、これ
がFFC・FF1のセツト端子Ｓへ印加されるため、
FFC・FF1がセツトされて出力端子Ｑを“Ｈ”
（高レベル）へ転じ、これをANDゲートG2へ与
えると共に、書込み指令信号もANDゲート
G2へ与えられており、これが“Ｈ”へ復するこ
とにより、ANDゲートG2がオンとなりプロセツ
サCPU用のクロツクパルスと同期したクロツク
パルスCLKを通過させ、これをFFC・FF2のクロ
ツク端子CKへ送出する。
このため、FFC・FF2のデータ端子Ｄへ与えら
れているメモリFIFOからの準備完了信号IRが
“Ｈ”として生じ、あるいは生じていれば、これ
が同時にORゲートG1を介してFFC・FF2のリセ
ツト端子Ｒへ印加され、リセツト状態の解除を行
なうと共に、データ端子Ｄを“Ｈ”とし、AND
ゲートG2を介して与えられているクロツクパル
スCLKの立上りに応じてFFC・FF2をセツトする
ものとなり、出力端子Ｑを“Ｈ”へ転じ、これを
書込み開始信号SIとしてメモリFIFOへ送出する。
れているメモリFIFOからの準備完了信号IRが
“Ｈ”として生じ、あるいは生じていれば、これ
が同時にORゲートG1を介してFFC・FF2のリセ
ツト端子Ｒへ印加され、リセツト状態の解除を行
なうと共に、データ端子Ｄを“Ｈ”とし、AND
ゲートG2を介して与えられているクロツクパル
スCLKの立上りに応じてFFC・FF2をセツトする
ものとなり、出力端子Ｑを“Ｈ”へ転じ、これを
書込み開始信号SIとしてメモリFIFOへ送出する。
また、FFC・FF2の出力端子Ｑが“Ｈ”となれ
ば、これがFFC・FF1のクロツク端子CKへ与え
られると共に、これのデータ端子Ｄが共通回路へ
接続され“Ｌ”となつているため、FFC・FF1が
リセツトし、出力端子Ｑを“Ｌ”へ転じ、AND
ゲートG2をオフとしてクロツクパルスCLKの送
出を停止させる。
ば、これがFFC・FF1のクロツク端子CKへ与え
られると共に、これのデータ端子Ｄが共通回路へ
接続され“Ｌ”となつているため、FFC・FF1が
リセツトし、出力端子Ｑを“Ｌ”へ転じ、AND
ゲートG2をオフとしてクロツクパルスCLKの送
出を停止させる。
一方、メモリFIFOは、書込み開始信号SIに応
じて書込み状態となり、準備完了信号IRを“Ｌ”
へ復するため、FFC・FF2のデータ端子Ｄおよび
リセツト端子Ｒが“Ｌ”となつてFFC・FF2もリ
セツトし、出力端子Ｑを“Ｌ”へ転じて書込み開
始信号SIの送出を停止すると共に、全回路が初期
状態となる。
じて書込み状態となり、準備完了信号IRを“Ｌ”
へ復するため、FFC・FF2のデータ端子Ｄおよび
リセツト端子Ｒが“Ｌ”となつてFFC・FF2もリ
セツトし、出力端子Ｑを“Ｌ”へ転じて書込み開
始信号SIの送出を停止すると共に、全回路が初期
状態となる。
したがつて、FFC・FF1により、書込み指令信
号の与えられた条件が保持されると共に、この条
件と準備完了信号の与えられた条件との一致が
FFC・FF2により検出され、両条件の一致に応じ
クロツクパルスCLKと同期のうえ書込み開始信
号SIが送出されるものとなり、書込み指令信号
WTとメモリFIFOの状態との整合が図られると
共に、メモリFIFOの入力制御が安定かつ確実と
なる。
号の与えられた条件が保持されると共に、この条
件と準備完了信号の与えられた条件との一致が
FFC・FF2により検出され、両条件の一致に応じ
クロツクパルスCLKと同期のうえ書込み開始信
号SIが送出されるものとなり、書込み指令信号
WTとメモリFIFOの状態との整合が図られると
共に、メモリFIFOの入力制御が安定かつ確実と
なる。
たゞし、状況に応じ、ORゲートG1をNORゲ
ート等へ、ANDゲートG2をNANDゲート等へ置
換してもよく、FFC・FF1，FF2にラツチ回路ま
たはメモリ等を用い、これらに応じて構成を選定
しても同様であり、出力回路OCは、外部機器の
条件にしたがつたものを選定すればよい等、種々
の変形が自在である。
ート等へ、ANDゲートG2をNANDゲート等へ置
換してもよく、FFC・FF1，FF2にラツチ回路ま
たはメモリ等を用い、これらに応じて構成を選定
しても同様であり、出力回路OCは、外部機器の
条件にしたがつたものを選定すればよい等、種々
の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、プロセツサは書込み指令信号の送出のみを行
なえばよいものとなり、プロセツサの稼働負荷が
減少し、プロセツサの稼働状況に余裕を生ずると
共に、構成上不安定な要素がなく、メモリに対す
る入力制御を安定かつ確実なものとすることがで
きるため、プロセツサからのデータ転送において
顕著な効果が得られる。また、書込み開始信号は
クロツクパルスに同期して発生するのでタイミン
グのくるいがなく、制御の安定性がさらに増加す
る。
ば、プロセツサは書込み指令信号の送出のみを行
なえばよいものとなり、プロセツサの稼働負荷が
減少し、プロセツサの稼働状況に余裕を生ずると
共に、構成上不安定な要素がなく、メモリに対す
る入力制御を安定かつ確実なものとすることがで
きるため、プロセツサからのデータ転送において
顕著な効果が得られる。また、書込み開始信号は
クロツクパルスに同期して発生するのでタイミン
グのくるいがなく、制御の安定性がさらに増加す
る。
図は本発明の実施例を示し、第１図は全構成の
ブロツク図、第２図は入力制御回路のブロツク図
である。 CPU……プロセツサ、FIFO……メモリ（順次
入出力メモリ）、OC……出力回路、ICT……入力
制御回路、FF1，FF2……FFC（フリツプフロツ
プ回路）、G1……ORゲート、G2……ANDゲー
ト、……書込み指令信号、IR……準備完了信
号、SI……書込み開始信号、CLK……クロツク
パルス。
ブロツク図、第２図は入力制御回路のブロツク図
である。 CPU……プロセツサ、FIFO……メモリ（順次
入出力メモリ）、OC……出力回路、ICT……入力
制御回路、FF1，FF2……FFC（フリツプフロツ
プ回路）、G1……ORゲート、G2……ANDゲー
ト、……書込み指令信号、IR……準備完了信
号、SI……書込み開始信号、CLK……クロツク
パルス。
Claims (1)
- 【特許請求の範囲】 １ プロセツサからのデータを順次に記憶しかつ
順次に送出する順次入出力メモリと、 該メモリからのデータを外部へ送出する出力回
路と、 前記プロセツサから書込み指令信号の与えられ
た条件と前記メモリから準備完了信号の与えられ
た条件との一致に応じ、該メモリに対し前記プロ
セツサのクロツクパルスに同期して書込み開始信
号を送出する入力制御回路と を備えたことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152479A JPS6045837A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152479A JPS6045837A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045837A JPS6045837A (ja) | 1985-03-12 |
| JPH0222410B2 true JPH0222410B2 (ja) | 1990-05-18 |
Family
ID=15541399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152479A Granted JPS6045837A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045837A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294680A (ja) * | 1985-06-20 | 1986-12-25 | Nec Corp | Ｆｉｆｏメモリの読み出し回路 |
| FR2607648B1 (fr) * | 1986-11-28 | 1994-03-18 | Hewlett Packard France | Procede et dispositif de transmission rapide de donnees entre un emetteur et un recepteur par liaison serie standard |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
-
1983
- 1983-08-23 JP JP58152479A patent/JPS6045837A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045837A (ja) | 1985-03-12 |
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