JPS6045838A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS6045838A JPS6045838A JP58152480A JP15248083A JPS6045838A JP S6045838 A JPS6045838 A JP S6045838A JP 58152480 A JP58152480 A JP 58152480A JP 15248083 A JP15248083 A JP 15248083A JP S6045838 A JPS6045838 A JP S6045838A
- Authority
- JP
- Japan
- Prior art keywords
- output
- memory
- circuit
- data
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野〕
本発明は、プロセッサからのデータを外部へ転送する場
合に用いられるデータ転送回路に関するものである。
合に用いられるデータ転送回路に関するものである。
「従来技術〕
プロセッサからのデータを外部へ転送する際、外部へ接
続される機器の条件に応じ、プロセッサからのデータ送
出速度と、外部へのデータ送出速度とを異ならせる場合
がろシ、この場合には、記憶しｆｃ）＠位にしたがって
データの送出を行なうＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ、 ）形のＪＩＩＲ次入出力メモＩＪ
’（Ｈ用い、プロセッサからのデータをこのメモリヘ
一旦格納してから、外部機器側の条件に応じた読出し速
度によりメモリの内容’ｔ−１ｆｆ出し、外部へ送出す
るものとなっている。
続される機器の条件に応じ、プロセッサからのデータ送
出速度と、外部へのデータ送出速度とを異ならせる場合
がろシ、この場合には、記憶しｆｃ）＠位にしたがって
データの送出を行なうＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ、 ）形のＪＩＩＲ次入出力メモＩＪ
’（Ｈ用い、プロセッサからのデータをこのメモリヘ
一旦格納してから、外部機器側の条件に応じた読出し速
度によりメモリの内容’ｔ−１ｆｆ出し、外部へ送出す
るものとなっている。
しかし、従来は、）＠次入出カメモリの耽出し状況を制
御するため、単安定マルチバイブレータによ多発生した
パルスに基づきシーケンス制御を行なうと共に、プロセ
ッサ屯シーケンス制御に参画しており、プロセッサが制
御用の各種信号を処理しなければならず、稼働負荷が増
大すると共に、単安定マルチバイブレークの時定数が抵
抗器およびコンデンサの経年変化により変動し、制御状
態が不安定になる等の欠点を生じている。
御するため、単安定マルチバイブレータによ多発生した
パルスに基づきシーケンス制御を行なうと共に、プロセ
ッサ屯シーケンス制御に参画しており、プロセッサが制
御用の各種信号を処理しなければならず、稼働負荷が増
大すると共に、単安定マルチバイブレークの時定数が抵
抗器およびコンデンサの経年変化により変動し、制御状
態が不安定になる等の欠点を生じている。
本発明は、従来のかＸる欠点を根本的に排除する目的を
有し、上述の順次入出カメモリと、これからのデータを
外部へ送出する出力回路と、順次入出カメモリから送出
準備完了信号の与えられた条ト＋と外部から非動作信号
の与えられた条件との一枚に応じ、ｊ囮を次入出カメモ
リに対し読出し開始信号を送出すると共に、出力回路に
対し動作開始（，７号を送出する出力制御回路とを設け
た極めて効果的々、データ転送回路全提供するものであ
る。
有し、上述の順次入出カメモリと、これからのデータを
外部へ送出する出力回路と、順次入出カメモリから送出
準備完了信号の与えられた条ト＋と外部から非動作信号
の与えられた条件との一枚に応じ、ｊ囮を次入出カメモ
リに対し読出し開始信号を送出すると共に、出力回路に
対し動作開始（，７号を送出する出力制御回路とを設け
た極めて効果的々、データ転送回路全提供するものであ
る。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
＠１図に一全構成のブロン・り図でろシ、プロセッサＣ
ＰＵからの並列データは、順次入出カメモリ（以下、メ
モＩＪ）ＦＩＦＯへ与えられ、ここにおい−Ｃ一旦記憶
され／こうえ、記憶時と同一の順位に、１：り並列に読
出されてディジタル・アナログ変換器、通信インターフ
ェイス等の出力回路ＯＣへ与えられ、同回路ＯＣにより
直列データへ変換された後、外部へ出力データＤｏ と
して送出される。
ＰＵからの並列データは、順次入出カメモリ（以下、メ
モＩＪ）ＦＩＦＯへ与えられ、ここにおい−Ｃ一旦記憶
され／こうえ、記憶時と同一の順位に、１：り並列に読
出されてディジタル・アナログ変換器、通信インターフ
ェイス等の出力回路ＯＣへ与えられ、同回路ＯＣにより
直列データへ変換された後、外部へ出力データＤｏ と
して送出される。
たｙし、メモリＰ Ｉ Ｆ’０に対するデータの格納は
、プロセッサＣＰＵからの書込み指令信号ＷＴに応じて
行なわれるが、メモ’ＪＦＩＦＯが入力準備完了信号Ｉ
Ｒ’（ｒ送出するまでは、メモ；丹’ＩＦＯを書込み状
態とすることが不可能となっており、書込み指令信号Ｗ
Ｔ とメモ１ＪＦｉＦｏの状態との整合を図るため入力
制御回路ＩＣＴが設けられ、書込み指令信号ＷＴの与え
られた条件と、入力準備完了信号ＩＲの与えられた条件
との一致にＫｃＸじ書込み開始信号ＳＩ ｋ送出するも
のとなっている。
、プロセッサＣＰＵからの書込み指令信号ＷＴに応じて
行なわれるが、メモ’ＪＦＩＦＯが入力準備完了信号Ｉ
Ｒ’（ｒ送出するまでは、メモ；丹’ＩＦＯを書込み状
態とすることが不可能となっており、書込み指令信号Ｗ
Ｔ とメモ１ＪＦｉＦｏの状態との整合を図るため入力
制御回路ＩＣＴが設けられ、書込み指令信号ＷＴの与え
られた条件と、入力準備完了信号ＩＲの与えられた条件
との一致にＫｃＸじ書込み開始信号ＳＩ ｋ送出するも
のとなっている。
一方、メモＩＪＦＩＦＯからのデータ送出は、メモＩＪ
ＦＩＦＯが送出準備完了信号ＯＲ’Ｔｈ送出し、かつ、
外部から外部機器が非動作信号ＢＵＳＹ を与えて来た
条件において行々わねばならず、これらの状況判ＩＩＪ
Ｔを行々うため出力制御回路ＯＣＴが設けて必シ、送出
準備完了信号ＯＲの与えら汎た条件と、非動作信号ＢＵ
ＳＹ の与えられた条件との−ｉに応じ、メモＩＪ Ｆ
ＩＦＯに対する読出し開始信号ＳＯの送出および、出力
回路ＯＣに対する動作開始信号ＳＴＲの送出を行力って
いる。
ＦＩＦＯが送出準備完了信号ＯＲ’Ｔｈ送出し、かつ、
外部から外部機器が非動作信号ＢＵＳＹ を与えて来た
条件において行々わねばならず、これらの状況判ＩＩＪ
Ｔを行々うため出力制御回路ＯＣＴが設けて必シ、送出
準備完了信号ＯＲの与えら汎た条件と、非動作信号ＢＵ
ＳＹ の与えられた条件との−ｉに応じ、メモＩＪ Ｆ
ＩＦＯに対する読出し開始信号ＳＯの送出および、出力
回路ＯＣに対する動作開始信号ＳＴＲの送出を行力って
いる。
第２図は、出力制御回路ＯＣＴのブロック図で必す、イ
ニシャルリセット信号ＣＬＲが’ Ｌ” （低レベル）
として与えられると、これが直接、Ｄ形フリップフロッ
プ回路（以下、ＦＦＣ） ＦＦ＋ 、ＦＦｓのリセット
端子Ｒへ印加されると共に、ＯＲゲートＧ＋％：介して
ＦＦＣ’＝ＦＦ２のリセット端子Ｒへ印加され、こｎら
がリセット状態となり、ＦＦＣ・ＦＦ、〜ＦＦ３の出力
端子Ｑが′Ｈ″（高レベル）とな２・ため、ＡＮＤゲー
トＧ２がオン状態となる。
ニシャルリセット信号ＣＬＲが’ Ｌ” （低レベル）
として与えられると、これが直接、Ｄ形フリップフロッ
プ回路（以下、ＦＦＣ） ＦＦ＋ 、ＦＦｓのリセット
端子Ｒへ印加されると共に、ＯＲゲートＧ＋％：介して
ＦＦＣ’＝ＦＦ２のリセット端子Ｒへ印加され、こｎら
がリセット状態となり、ＦＦＣ・ＦＦ、〜ＦＦ３の出力
端子Ｑが′Ｈ″（高レベル）とな２・ため、ＡＮＤゲー
トＧ２がオン状態となる。
この状態において、メモＩＪＦＩＦＯからの送出イ・β
備完了信号ＯＲ力ｐＨ″として与えられ、かつ、外笥功
）らの非動作信号ＢＵＳＹが％ Ｈ＃として与、えられ
Ｘば２、送出準備完了信号ＯＲがＯＲゲートＧ＋を介し
てＩｉ’ＦＣ−１ｉ’）ｉ’２ のリセット端子Ｒへ印
加さハ、これのリセット状態を解除すると共にＡＮＤグ
ー）Ｇ２の出力がりｒ′ へ転じ、これをｂ’ｐ’ｃ−
ル゛Ｆ２ のデータ端子りへ与えるため、プロ上ツナＣ
ＰＵ用のクロックツ；ルスと同期したクロックパルスＣ
Ｌｉ（の立上シに応じてＦＦＣ−ＦＦ２がセットされ、
出力端子Ｑを′″Ｈ″とし、メモリＩｉ’ＩＦＯに対し
読出し開始信号ＳＯとして送出す寸た１、同時に、ＦＦ
Ｃ−ＦＦ２の出力端子Ｑけ聾Ｌ”へ転じ、これｋＦＦｃ
−ＦＦ’３ のセット端子Ｓへ与えるため、ＦＦＣ−Ｆ
Ｆ’３がセットされ、 出力端子Ｑをｙ Ｌ ｒｒとし
、これを出力回路ＯＣに対し動作開始信号ＳＴＩ？、と
じて送出する。
備完了信号ＯＲ力ｐＨ″として与えられ、かつ、外笥功
）らの非動作信号ＢＵＳＹが％ Ｈ＃として与、えられ
Ｘば２、送出準備完了信号ＯＲがＯＲゲートＧ＋を介し
てＩｉ’ＦＣ−１ｉ’）ｉ’２ のリセット端子Ｒへ印
加さハ、これのリセット状態を解除すると共にＡＮＤグ
ー）Ｇ２の出力がりｒ′ へ転じ、これをｂ’ｐ’ｃ−
ル゛Ｆ２ のデータ端子りへ与えるため、プロ上ツナＣ
ＰＵ用のクロックツ；ルスと同期したクロックパルスＣ
Ｌｉ（の立上シに応じてＦＦＣ−ＦＦ２がセットされ、
出力端子Ｑを′″Ｈ″とし、メモリＩｉ’ＩＦＯに対し
読出し開始信号ＳＯとして送出す寸た１、同時に、ＦＦ
Ｃ−ＦＦ２の出力端子Ｑけ聾Ｌ”へ転じ、これｋＦＦｃ
−ＦＦ’３ のセット端子Ｓへ与えるため、ＦＦＣ−Ｆ
Ｆ’３がセットされ、 出力端子Ｑをｙ Ｌ ｒｒとし
、これを出力回路ＯＣに対し動作開始信号ＳＴＩ？、と
じて送出する。
ＦＦＣ−ＦＦ２ の出力端子Ｑが囁Ｌ″となｔｌば、こ
れがＦＦＣ−ＦＦ、のセット端子Ｓへ与えられているた
め、ＦＦＣ−ＦＦ、がセットされ、出力端子４を５Ｌ′
′としてＡＮＤゲートＧ２（？−オフへ転じ、これの出
力’ｔ’Ｌ”とすることによシ、クロックパルスＣＬＫ
の立上りに応じてＦＦＣ−ＦＦｚ がリセットし、出力
端子Ｑｔ”Ｈ″へ復する。
れがＦＦＣ−ＦＦ、のセット端子Ｓへ与えられているた
め、ＦＦＣ−ＦＦ、がセットされ、出力端子４を５Ｌ′
′としてＡＮＤゲートＧ２（？−オフへ転じ、これの出
力’ｔ’Ｌ”とすることによシ、クロックパルスＣＬＫ
の立上りに応じてＦＦＣ−ＦＦｚ がリセットし、出力
端子Ｑｔ”Ｈ″へ復する。
すると、ＦＦＣ＝ＦＦ３のセット状態が解除され、これ
のデータ端子りが共通回路へ接続されｔ″に固定されて
いるため、クロックパルスＣＬＫ のつぎの立上シに応
じてりセットし、出力端＋６をもＷ′へ復′して動作開
始信号−「〒丘の送出全停止する。
のデータ端子りが共通回路へ接続されｔ″に固定されて
いるため、クロックパルスＣＬＫ のつぎの立上シに応
じてりセットし、出力端＋６をもＷ′へ復′して動作開
始信号−「〒丘の送出全停止する。
ついで、出力回路ＯＣが動作開始信号ＳＴＲに応じた動
作を完了し、動作完了信号ＥＯＣを事Ｈ１ｌとじでＦＦ
ＣφＦ Ｆ ＋ のクロック端子ＣＫへ与えると、これ
のデータ端子りも’Ｌ“に固定されているため、ＦＦＣ
−ＦＦ１ がリセットし、すべてが初期状態となる。
作を完了し、動作完了信号ＥＯＣを事Ｈ１ｌとじでＦＦ
ＣφＦ Ｆ ＋ のクロック端子ＣＫへ与えると、これ
のデータ端子りも’Ｌ“に固定されているため、ＦＦＣ
−ＦＦ１ がリセットし、すべてが初期状態となる。
したがって、送出準備完了信号ＯＲの与えられた条件と
、非動作（ｉ号丁雨斤の与えられた条件との一致がＡＮ
ＤゲートＧ２により検出され、両条件の一致に応じ、ク
ロックパルスＣＬＫと同期のうえ読出［７開始信号ＳＯ
および動作開始信号Ｓ’Ｉ’ｌｊ （１）送出がＦＦＣ
−ＦＦ２ 、 ＦＦ３ によ）行なわれ、胱出し開始信
号ＳＯはクロックパルスＣＬＫの１周期間、動作完了信
号丁１は同様の２周期同送出さｉするものとなり、かつ
、動作完了信号ＥＯＣに応じて初期状態へ復するものと
なるため２ノモリＦＩＦＯの状態と出力回路ＯＣおよび
外部機器の状態との整合が図られると共に、メモリＦ１
１？’Ｏの出力制御が安定かつ確実に行なわれる。
、非動作（ｉ号丁雨斤の与えられた条件との一致がＡＮ
ＤゲートＧ２により検出され、両条件の一致に応じ、ク
ロックパルスＣＬＫと同期のうえ読出［７開始信号ＳＯ
および動作開始信号Ｓ’Ｉ’ｌｊ （１）送出がＦＦＣ
−ＦＦ２ 、 ＦＦ３ によ）行なわれ、胱出し開始信
号ＳＯはクロックパルスＣＬＫの１周期間、動作完了信
号丁１は同様の２周期同送出さｉするものとなり、かつ
、動作完了信号ＥＯＣに応じて初期状態へ復するものと
なるため２ノモリＦＩＦＯの状態と出力回路ＯＣおよび
外部機器の状態との整合が図られると共に、メモリＦ１
１？’Ｏの出力制御が安定かつ確実に行なわれる。
第３図は、入力制御回路ＩＣＴのブロック図でるり、イ
ニシャルリセット信号ＣＬＲカ′１Ｌ” （低レベル）
として与えられると、これが、Ｄ形フリップフロップ回
路（以下、ＦＦＣ）ＦＦ’４のリセット端子Ｒへ直接、
ＦＦＣ−ＦＦ５ のリセット端子ＲにはＯＲゲートＧｍ
ｆｆ１介して与えられ、Ｆ’ｌｒＣ・ＦＦ４ 、 ＦＦ
６がリセット状態となり、これらの出力端子Ｑはいずれ
も ’Ｌ”となる。
ニシャルリセット信号ＣＬＲカ′１Ｌ” （低レベル）
として与えられると、これが、Ｄ形フリップフロップ回
路（以下、ＦＦＣ）ＦＦ’４のリセット端子Ｒへ直接、
ＦＦＣ−ＦＦ５ のリセット端子ＲにはＯＲゲートＧｍ
ｆｆ１介して与えられ、Ｆ’ｌｒＣ・ＦＦ４ 、 ＦＦ
６がリセット状態となり、これらの出力端子Ｑはいずれ
も ’Ｌ”となる。
ついで、プロセッサＣＰＵから書込与指令信号ＷＴがす
／゛のパルスとして岸えられ＼ば、これがＦＦＣ−ＦＦ
４ のセット端子Ｓへ印加されるためＦＦＣ−ＦＦ＊
がセットされて出力端子Ｑを １１ ＨＩｆ（高レベル
）へ転じ、これ’ｉｆ ＡＮＤゲートＧ４へ与えると共
に、書込み指令信号ＷＴもＡＮＤゲートＧ４へ与えられ
ておシ、これが 用パへ伎することによシ、ＡＮＤゲー
トＧ４がオンとなシ、プロセッサＣＰＵ用のクロックパ
ルスと同期したクロックパルスＣＬＫ′ｔ−通過させ、
これ’＜ＦＦＣｍＦＦ ｓ のクロック端子ＣＫへ送出
する。
／゛のパルスとして岸えられ＼ば、これがＦＦＣ−ＦＦ
４ のセット端子Ｓへ印加されるためＦＦＣ−ＦＦ＊
がセットされて出力端子Ｑを １１ ＨＩｆ（高レベル
）へ転じ、これ’ｉｆ ＡＮＤゲートＧ４へ与えると共
に、書込み指令信号ＷＴもＡＮＤゲートＧ４へ与えられ
ておシ、これが 用パへ伎することによシ、ＡＮＤゲー
トＧ４がオンとなシ、プロセッサＣＰＵ用のクロックパ
ルスと同期したクロックパルスＣＬＫ′ｔ−通過させ、
これ’＜ＦＦＣｍＦＦ ｓ のクロック端子ＣＫへ送出
する。
このため、ＦＦＣ−ＦＦ１１ のデータ端子Ｉ）へ与え
られているメモ！ＪＦＩＦＯからの準備完了信号ＩＲが
◆Ｈ′として生じ、るるいは、生じていれば、これが同
時にＯＲゲートＧｓ ’に介してＦＦ’Ｃ−ＦＦ１のリ
セット端子Ｒへ印加され、リセット状態の解除を行なう
と共に、データ端子Ｄｆ： ’Ｈ”とし、ＡＮＤゲー）
Ｇ４ｅ介して与えられているクロックパルスＣＬＫの立
上シに応じてＦＦＣ−ＦＦ５ ’ｅ上セツトるものとな
シ、出力端子Ｑｔ−’Ｈ”へ転じ、これを書込み開始信
号ＳＩとしてメモＩＪ ＦＩＦＯへ送出する。
られているメモ！ＪＦＩＦＯからの準備完了信号ＩＲが
◆Ｈ′として生じ、るるいは、生じていれば、これが同
時にＯＲゲートＧｓ ’に介してＦＦ’Ｃ−ＦＦ１のリ
セット端子Ｒへ印加され、リセット状態の解除を行なう
と共に、データ端子Ｄｆ： ’Ｈ”とし、ＡＮＤゲー）
Ｇ４ｅ介して与えられているクロックパルスＣＬＫの立
上シに応じてＦＦＣ−ＦＦ５ ’ｅ上セツトるものとな
シ、出力端子Ｑｔ−’Ｈ”へ転じ、これを書込み開始信
号ＳＩとしてメモＩＪ ＦＩＦＯへ送出する。
また、ＦＦＣ−ＦＦ６ の出力端子Ｑが１Ｈ″となれば
、これがＦＦＣ−１ｉ’Ｆ４ のクロック端子ＣＫへ与
えられると共に、これのデータ端子りが共通回路へ接続
されｌｌ’［、Ｉ’となっているため、Ｆ、Ｆ Ｃ−Ｆ
Ｆ ４がリセットし、出力端子Ｑ’ｆｃ ◆Ｌ”へ転
じ、ＡＮＤゲートＧ４ ｔオフとしてクロックパルスＣ
ＬＫ の送出を停止させる。
、これがＦＦＣ−１ｉ’Ｆ４ のクロック端子ＣＫへ与
えられると共に、これのデータ端子りが共通回路へ接続
されｌｌ’［、Ｉ’となっているため、Ｆ、Ｆ Ｃ−Ｆ
Ｆ ４がリセットし、出力端子Ｑ’ｆｃ ◆Ｌ”へ転
じ、ＡＮＤゲートＧ４ ｔオフとしてクロックパルスＣ
ＬＫ の送出を停止させる。
一方、メモ！ＪＦＩＦＯけ、書込み開始信号ＳＩに応じ
てυ込み状態となシ、準備完了信号ＩＲを１Ｌ′へ復す
るため、ＦＦＣｌＦＦ６ のデータ端子りおよびリセッ
ト端子Ｒが’Ｌ”となってＦＦＣ−ＦＦＩｆもリセット
し、出力端子Ｑ’に’Ｌ”へ転じて書込み開始信号ＳＩ
の送出全停止すると共に、全回路が初期状態となる。
てυ込み状態となシ、準備完了信号ＩＲを１Ｌ′へ復す
るため、ＦＦＣｌＦＦ６ のデータ端子りおよびリセッ
ト端子Ｒが’Ｌ”となってＦＦＣ−ＦＦＩｆもリセット
し、出力端子Ｑ’に’Ｌ”へ転じて書込み開始信号ＳＩ
の送出全停止すると共に、全回路が初期状態となる。
したがって、ＦＦＣ−ＦＦ４により、書込み指令信号の
与えられた条件が保持されると共に、この条件と準備完
了信号の与えられた条件との一致がＦＦＣ−ＦＦ５によ
シ検出され、両条件の一致に応じクロックパルスＣＬＫ
と同期のうえ曹込み開始信号ＳＩが送出されるものと
なり、書込み指令イｉ−号ＷＴとメモＩＪＦＩＦＯの状
態との整合が図られると共に、メモＩＩＦＩＦＯの入力
制御が安定かつ確実となる。
与えられた条件が保持されると共に、この条件と準備完
了信号の与えられた条件との一致がＦＦＣ−ＦＦ５によ
シ検出され、両条件の一致に応じクロックパルスＣＬＫ
と同期のうえ曹込み開始信号ＳＩが送出されるものと
なり、書込み指令イｉ−号ＷＴとメモＩＪＦＩＦＯの状
態との整合が図られると共に、メモＩＩＦＩＦＯの入力
制御が安定かつ確実となる。
たソし、状況に応じ、ＯＲゲートＧ１＋ Ｇｓ ｋＮＯ
Ｒゲート等へ、Ａ、ＮＤゲートＧ２ 、 Ｇ＜をＮΔＤ
ゲート等表置換し、るるいは、ＦＦ Ｃ−ＦＦ ＋〜Ｆ
ｈ’５としてラッチ回路捷たはメモリ等を用い、これら
に応じて構成を選定してもよく、出刃回路ＯＣには、外
部機器の条件にしたがったものを用いればよい等、種々
の変形が６在である。
Ｒゲート等へ、Ａ、ＮＤゲートＧ２ 、 Ｇ＜をＮΔＤ
ゲート等表置換し、るるいは、ＦＦ Ｃ−ＦＦ ＋〜Ｆ
ｈ’５としてラッチ回路捷たはメモリ等を用い、これら
に応じて構成を選定してもよく、出刃回路ＯＣには、外
部機器の条件にしたがったものを用いればよい等、種々
の変形が６在である。
以上の説明により明ら−ｆｉｇなとおり本発明によれば
、プロセッサと無関係にメモリの出力制御がなされ、プ
ロセッサの稼働状況に会裕を生ずると共に、構成上不安
定な要素がなく、メモリに対する出力制御を安定かつ確
災なものとすることができるため、プロセッサからのデ
ータ転送において顕著な効果が得られる。
、プロセッサと無関係にメモリの出力制御がなされ、プ
ロセッサの稼働状況に会裕を生ずると共に、構成上不安
定な要素がなく、メモリに対する出力制御を安定かつ確
災なものとすることができるため、プロセッサからのデ
ータ転送において顕著な効果が得られる。
図は本発明の実施例を示し、第１図は全構成のブロック
図、第２図は出力制御回路のブロック図、第３図は入力
１ＩＩＩＪ御回路のブロック図でめる。 ＣＰＵ ・・・・プロセッサ、ＦＩＦＯ・・・・メモリ
（、’、 ｆｉｘ次入出力メモリノ、ＯＣ・・・・出力
回路、ＯＣＴ ・・・・出力制御回路、ＦＦ、〜ＦＦｓ
・・・・ＦＦ、Ｃ（フリツプフロツプ回路）、Ｇ１拳・
・・ＯＲゲート、Ｇ２ ・・・・ＡＮＤゲート、ＯＲ・
・・・送出準備完了信号、ＢＵＳＹ・・・・非」ｊυ作
倍信号ＳＯ・・・・読出し開始信号、ＳＴＲ・・・・動
作開始信号、ＥＯＣや・・・ 動作完了イ＞−：号、Ｃ
ＬＫ・・・・クロックパルス。 特許出願人 山武ハネウェル株式会社 代 理−人 山川政樹（ほか１名） 第３図 手続補正書（師） 昭和５８年 特 許願第１５２４８０号２、発明の名称 データ転送回路 ３、補正をする者 事件との関係 特 許 出願人 名称（氏名） （６６６）山武ノ・ネウエル株式会社２
４３
図、第２図は出力制御回路のブロック図、第３図は入力
１ＩＩＩＪ御回路のブロック図でめる。 ＣＰＵ ・・・・プロセッサ、ＦＩＦＯ・・・・メモリ
（、’、 ｆｉｘ次入出力メモリノ、ＯＣ・・・・出力
回路、ＯＣＴ ・・・・出力制御回路、ＦＦ、〜ＦＦｓ
・・・・ＦＦ、Ｃ（フリツプフロツプ回路）、Ｇ１拳・
・・ＯＲゲート、Ｇ２ ・・・・ＡＮＤゲート、ＯＲ・
・・・送出準備完了信号、ＢＵＳＹ・・・・非」ｊυ作
倍信号ＳＯ・・・・読出し開始信号、ＳＴＲ・・・・動
作開始信号、ＥＯＣや・・・ 動作完了イ＞−：号、Ｃ
ＬＫ・・・・クロックパルス。 特許出願人 山武ハネウェル株式会社 代 理−人 山川政樹（ほか１名） 第３図 手続補正書（師） 昭和５８年 特 許願第１５２４８０号２、発明の名称 データ転送回路 ３、補正をする者 事件との関係 特 許 出願人 名称（氏名） （６６６）山武ノ・ネウエル株式会社２
４３
Claims (1)
- プロセラサルらのデータを順次（（記憶しかつ順次に送
出する順次入出カメモリと、該メモリからのデータ全外
部へ送出する出力回路と、前記メモリから送出準備完了
信号の与えられた条件と前記外部から非動作信号の力え
られた条件との一致に応じｎσ記メモリに対し読出し開
始信号を送出すると共に前記出力回路に対し動作開始信
号を送出する出力１１ｉｌ制御回路と全備えたことを特
徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152480A JPS6045838A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152480A JPS6045838A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045838A true JPS6045838A (ja) | 1985-03-12 |
| JPH0222411B2 JPH0222411B2 (ja) | 1990-05-18 |
Family
ID=15541417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152480A Granted JPS6045838A (ja) | 1983-08-23 | 1983-08-23 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045838A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
-
1983
- 1983-08-23 JP JP58152480A patent/JPS6045838A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203135A (en) * | 1981-06-10 | 1982-12-13 | Toshiba Corp | Data transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222411B2 (ja) | 1990-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7017810B2 (en) | IC card and IC card system | |
| JPS5824253A (ja) | パケツト合成方式 | |
| JPS6045837A (ja) | デ−タ転送回路 | |
| JP2001092804A (ja) | Ｅｅｐｒｏｍインターフェース内蔵マイクロコンピュータ | |
| JPS59205641A (ja) | 文字情報処理装置 | |
| JPH0222411B2 (ja) | ||
| JP2513275B2 (ja) | 計算機のインタフェ―ス方式 | |
| JPS61129791A (ja) | プログラム格納用外部記憶媒体及び外部記憶媒体用コンピユ−タシステム | |
| JPS581812B2 (ja) | デ−タ処理システム | |
| JPS58101361A (ja) | デ−タ処理装置 | |
| JPH0293821A (ja) | スキャナプリンタ付きパーソナルコンピュータ | |
| JPS6425267A (en) | Data transfer confirming system | |
| JPH023853A (ja) | Ｃｐｕのインタフェース方法 | |
| JPS63239580A (ja) | 携帯可能電子装置 | |
| JPS6389152U (ja) | ||
| JPS60118964A (ja) | インタ−フェイス回路 | |
| JPH05227223A (ja) | データ転送システム | |
| JPH01277917A (ja) | コンピュータ装置の出力取出方法 | |
| JPH04117891A (ja) | 活電挿抜回路 | |
| JPS57113129A (en) | Communication system in computer device | |
| JPS56110127A (en) | Data transfer control system | |
| JPS62271129A (ja) | 記憶装置へのデ−タ書込み方法 | |
| JPS59158656A (ja) | 直列デ−タ送信装置 | |
| JPS63100509A (ja) | 数値制御装置 | |
| JPS6047063U (ja) | 入出力制御装置 |