JPH022241A - 遠隔通信システムにおける複数の参加者を会議に参加させる回路 - Google Patents
遠隔通信システムにおける複数の参加者を会議に参加させる回路Info
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- JPH022241A JPH022241A JP63295867A JP29586788A JPH022241A JP H022241 A JPH022241 A JP H022241A JP 63295867 A JP63295867 A JP 63295867A JP 29586788 A JP29586788 A JP 29586788A JP H022241 A JPH022241 A JP H022241A
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は遠隔通信シスデ１１で使用可能な会議参加回路
に関するもので、更に詳細には電話システムに関するも
のである。
に関するもので、更に詳細には電話システムに関するも
のである。
［発明の技術的背頚とその問題点１
電話システムに４３いては２名以上の参加者を共に接続
する［１的で会議回路が使用される。この会議回路の機
能は各参加者に伯の各参加者から来る会話信号の合計値
を送ることにある。
する［１的で会議回路が使用される。この会議回路の機
能は各参加者に伯の各参加者から来る会話信号の合計値
を送ることにある。
音声信号を表わづアナログ信号を使用して、これら音パ
１信号を合ｔ［するこうした会議回路は既に知られでい
る。会議回路が属している転流回路網が「、１間転流回
路網である場合は音声信号は数字の形態で利用可能であ
る。従って、アナログ信号の追加では最初の数字／アナ
ログ変換が要求され。
１信号を合ｔ［するこうした会議回路は既に知られでい
る。会議回路が属している転流回路網が「、１間転流回
路網である場合は音声信号は数字の形態で利用可能であ
る。従って、アナログ信号の追加では最初の数字／アナ
ログ変換が要求され。
次に、アナ１］グ加粋が要求され、最後に第２のアナロ
グ／数値変換が要求される。然し乍ら、連続する変換（
よ明らかに信Ｙ）の低下をもたらす。
グ／数値変換が要求される。然し乍ら、連続する変換（
よ明らかに信Ｙ）の低下をもたらす。
従って数字信号を直接川口することを実現する試みがな
されて来ている。然し乍ら１時間（＋ｉ′；ｊは国際規
格によれば非直線状である。
されて来ている。然し乍ら１時間（＋ｉ′；ｊは国際規
格によれば非直線状である。
従って信号の直接的追加は出来ない。
一部のシステムにおいては、この問題は最も強い信号又
は２個の最ら強い信″Ｎを処理づることによってのみ回
避されて来ており、この処理は圧縮モードで行なわれて
いる。例えば、参加者が５名での会議においては各参加
者は残りの４人の参加者の最も強いレベル又は２個の最
も強いレベルを受取る。これらのシステムは多くの欠点
がある。
は２個の最ら強い信″Ｎを処理づることによってのみ回
避されて来ており、この処理は圧縮モードで行なわれて
いる。例えば、参加者が５名での会議においては各参加
者は残りの４人の参加者の最も強いレベル又は２個の最
も強いレベルを受取る。これらのシステムは多くの欠点
がある。
先ず第一に、これらのシステムは実際の会議を実現Ｉ！
ず、一方、これらのシステム（よ同様に歪を右りる最強
の又は２個の最強のレベルを決定した後に転びこを使用
している。
ず、一方、これらのシステム（よ同様に歪を右りる最強
の又は２個の最強のレベルを決定した後に転びこを使用
している。
他のシステムでは先ず第一に数字信号を直線状化し２次
にこれらの信号を適当に加え、最後にその］１．１間特
性も保持している間にこれらの信号を再び］−ド化する
ことが提案されている。こうしたシステムについては米
国特許用３．’１２４，０８２号及び同第４．１９０．
７４４号に説明しである。これらの特５１にＪ３いては
直線状化されたナンブルの追加をパラレル・［−ドで行
なうことが提案されている。米［ｌ持直第３．９２４．
０８２号においてはｎ段のスタツガーリング・レジスタ
ーが使用され、この場合サンプルは連続的にスタツガー
リングされ、（ｎ−１＞のパラレル出力は加えられるリ
ーンプルを各スタッガーリングに供給する。前述の実施
態様が示している如く、スタッガーリング・レジスター
のセルの個数は会議における参加者の人数を制限する。
にこれらの信号を適当に加え、最後にその］１．１間特
性も保持している間にこれらの信号を再び］−ド化する
ことが提案されている。こうしたシステムについては米
国特許用３．’１２４，０８２号及び同第４．１９０．
７４４号に説明しである。これらの特５１にＪ３いては
直線状化されたナンブルの追加をパラレル・［−ドで行
なうことが提案されている。米［ｌ持直第３．９２４．
０８２号においてはｎ段のスタツガーリング・レジスタ
ーが使用され、この場合サンプルは連続的にスタツガー
リングされ、（ｎ−１＞のパラレル出力は加えられるリ
ーンプルを各スタッガーリングに供給する。前述の実施
態様が示している如く、スタッガーリング・レジスター
のセルの個数は会議における参加者の人数を制限する。
米国特許用４．１９０．７４４号においては、０人の参
加者があれば加えられるサンプ゛ルを（ｎ−１）のメモ
リー内で連続的に循環させるよう配列され、各メモリー
４ＭＩＣラスターのスーパー・マルチプレックスの容量
を右しなければならない。実際。
加者があれば加えられるサンプ゛ルを（ｎ−１）のメモ
リー内で連続的に循環させるよう配列され、各メモリー
４ＭＩＣラスターのスーパー・マルチプレックスの容量
を右しなければならない。実際。
サンプルによってメモリー内に連続的に占拠される場所
は又、スタッガーリング・レジスターを構成づる。大容
ｔ１１のメモリーの個数をかけることは最大人数の参加
者が相当なものになると直ちに非常に高いコス１−の会
議システムになることは明らかである。他方、メ［リ−
は各々１回に１つのサンプルのみを含むので、メモリー
は悪く使用される。
は又、スタッガーリング・レジスターを構成づる。大容
ｔ１１のメモリーの個数をかけることは最大人数の参加
者が相当なものになると直ちに非常に高いコス１−の会
議システムになることは明らかである。他方、メ［リ−
は各々１回に１つのサンプルのみを含むので、メモリー
は悪く使用される。
［発明の目的１
本発明の目的は、この後者の型式の時間信号の会議回路
即ち、加算前に信号の線状化を含み１次に、得られた合
計値に圧縮を含む会議回路を提供することにある。
即ち、加算前に信号の線状化を含み１次に、得られた合
計値に圧縮を含む会議回路を提供することにある。
［発明の概要］
本発明の一特徴によれば、複数人の参加者の会ム＆参加
回路が提供され、その出される信号に線状の番号が付け
られ、線状に番号付けされた前記信号は時間ラスターに
配列され且つ行なわれている各参加者に対する複数個の
時間マルチプレックス上に支承され、参加者回路はサン
プル部分回路。
回路が提供され、その出される信号に線状の番号が付け
られ、線状に番号付けされた前記信号は時間ラスターに
配列され且つ行なわれている各参加者に対する複数個の
時間マルチプレックス上に支承され、参加者回路はサン
プル部分回路。
代数加鈴器及び対応づる参加者に送信される会話信号内
に用口器により供給される数字合計の変換回路を含み、
サンプル部分回路は時間マルチプレックスと同じ多数の
支承されたゲート回路を含み前記ゲート回路は対応づる
参加者と同じ会議の部分をなず他の参加者から来て■つ
加篇回路に適用されるサンプルを複数個の時開マルチプ
レックスにて選択するよう各時間ラスター内で所定時点
に選択的に聞くようにされでいる。
に用口器により供給される数字合計の変換回路を含み、
サンプル部分回路は時間マルチプレックスと同じ多数の
支承されたゲート回路を含み前記ゲート回路は対応づる
参加者と同じ会議の部分をなず他の参加者から来て■つ
加篇回路に適用されるサンプルを複数個の時開マルチプ
レックスにて選択するよう各時間ラスター内で所定時点
に選択的に聞くようにされでいる。
他の特徴によれば、す”ンブル選択回路はメモリー制御
回路に接続され、メモリー制御回路の出ツノはサンプル
選択回路のゲート回路の開く時点を制ｔａｎ Ｌ 、メ
モリー制岨回路のメモリーの内容は参加者回路に対応す
る参加者が参加を考えたこの会議における伯の参加者の
認定により変えられる。
回路に接続され、メモリー制御回路の出ツノはサンプル
選択回路のゲート回路の開く時点を制ｔａｎ Ｌ 、メ
モリー制岨回路のメモリーの内容は参加者回路に対応す
る参加者が参加を考えたこの会議における伯の参加者の
認定により変えられる。
他の局面によれば、加咋回路は時間マルチプレックスと
同じ位多数の入力子最後のマルチプレックスを有し、リ
ーンプルは小ざの低い先方ビットと直列になってＪ３す
、車さが同じビットはビット時間の途中に加えられ、１
！ｔられた部分的合計値の重さの最ム低いビットは以下
に続くサンプル時間に対しての加惇器の最後と入力に適
用され１部分合計価の残りの部分は以下の時間ビットに
加えられたビットの合計値に加えられ９重さの重いビッ
トが一口加ｃ１されると加粋器は前記数字合Ｍ値を供給
づる。
同じ位多数の入力子最後のマルチプレックスを有し、リ
ーンプルは小ざの低い先方ビットと直列になってＪ３す
、車さが同じビットはビット時間の途中に加えられ、１
！ｔられた部分的合計値の重さの最ム低いビットは以下
に続くサンプル時間に対しての加惇器の最後と入力に適
用され１部分合計価の残りの部分は以下の時間ビットに
加えられたビットの合計値に加えられ９重さの重いビッ
トが一口加ｃ１されると加粋器は前記数字合Ｍ値を供給
づる。
前述した本発明の特徴と他の特徴については添七ト１図
面に関連して行なわれる一実施ｇ３様に関する以下の説
明から読者には一層明らかどなろう。
面に関連して行なわれる一実施ｇ３様に関する以下の説
明から読者には一層明らかどなろう。
［発明の実施例］
第１図の会議システムは加入者会議回路の回路のグルー
プＧ１〜Ｇ８及び制御ユニットＵＣを含む。
プＧ１〜Ｇ８及び制御ユニットＵＣを含む。
第２図に示す如く、加入者会議回路のグループＣ１はイ
ンターフェイス回路ＩＮｉ、３０個の加入者会議回路Ｃ
Δｉ、１〜Ｃ△」、３０及び２個のローカル・マルチプ
レクリ−ＭＸｉ及びＭｘ’ ｔを含む。インターフゴ
ーイス回路ＩＮｉは一方ではマルチプレックスＭＩＣで
ＥＣｉに入るものに接続された入力とＳＣｉを出るマル
チプレックスＭＩＣに接続された出力を有し、他方では
入力線Ｌ ｔＥ ｉに接続されｌＪ出力ど出力線ＬＳｉ
に接続された入力を有する。更に、インターフェイス回
路ＩＮｉは第１図の制御ユニットｔＪ Ｃと通４：Ｊ−
Ｊるよう制御線ＬＣｉを備えている。
ンターフェイス回路ＩＮｉ、３０個の加入者会議回路Ｃ
Δｉ、１〜Ｃ△」、３０及び２個のローカル・マルチプ
レクリ−ＭＸｉ及びＭｘ’ ｔを含む。インターフゴ
ーイス回路ＩＮｉは一方ではマルチプレックスＭＩＣで
ＥＣｉに入るものに接続された入力とＳＣｉを出るマル
チプレックスＭＩＣに接続された出力を有し、他方では
入力線Ｌ ｔＥ ｉに接続されｌＪ出力ど出力線ＬＳｉ
に接続された入力を有する。更に、インターフェイス回
路ＩＮｉは第１図の制御ユニットｔＪ Ｃと通４：Ｊ−
Ｊるよう制御線ＬＣｉを備えている。
回路ＩＮｉはＥＣｉに入るＭ１６マルチプレックス受取
り、線ＬＣｉとＭＩＣラスターを介して制御１ニツトＵ
Ｃに送信する情報をＭＩＣマル１ブレックスから引出し
、各々３０個の回路Ｃ△１〜Ｃ△３０に対し考えられる
会話１ナンブルと２０個を線ＬＥｉ上に直列に供給する
。引出す方向において。
り、線ＬＣｉとＭＩＣラスターを介して制御１ニツトＵ
Ｃに送信する情報をＭＩＣマル１ブレックスから引出し
、各々３０個の回路Ｃ△１〜Ｃ△３０に対し考えられる
会話１ナンブルと２０個を線ＬＥｉ上に直列に供給する
。引出す方向において。
出力線ＬＳｉは各々回路ＣＡｉ、１〜ＣΔｉ、３０によ
り供給される会話の３０個のサンプルをＭＩＣラスター
を介しＣ直列に送信づるよう作用し２回路ＩＮｉはＭ１
６ラスター内にこうして受取られたサンプルをアレンジ
し、それを慣用的な信号処Ｉ’ｌｌ！に加える。
り供給される会話の３０個のサンプルをＭＩＣラスター
を介しＣ直列に送信づるよう作用し２回路ＩＮｉはＭ１
６ラスター内にこうして受取られたサンプルをアレンジ
し、それを慣用的な信号処Ｉ’ｌｌ！に加える。
各加入者会議回路ＣＡｉ、ｊは会議０１間中１人の加入
者に割当てられる。回路ＣΔ１．１〜Ｃ△１．３０は全
て同一であり、−例として回路ＣＡｉ、１の回路図につ
いて説明する。この後右の回路には一方では線ＬＥｉに
接続された入力サンプルＭＩＯＥＭと出力線ＬＳｉに接
続された出力サンプルＭＩＣＳＭを備えている。回路Ｃ
Ａ＋、１にａ３いては、入力ＥＭは一方では線状化回路
ＦＸＰの入力に接続され、他方では入力監視回路ＳＵに
接続されている。出力線状化回路ＩＥＸＰはマルチプレ
ク奢ナーＭＸｉの入力Ａｉ、１にａ３いて回路ＣＡｉ、
１の出力ＳＬにより実現される。
者に割当てられる。回路ＣΔ１．１〜Ｃ△１．３０は全
て同一であり、−例として回路ＣＡｉ、１の回路図につ
いて説明する。この後右の回路には一方では線ＬＥｉに
接続された入力サンプルＭＩＯＥＭと出力線ＬＳｉに接
続された出力サンプルＭＩＣＳＭを備えている。回路Ｃ
Ａ＋、１にａ３いては、入力ＥＭは一方では線状化回路
ＦＸＰの入力に接続され、他方では入力監視回路ＳＵに
接続されている。出力線状化回路ＩＥＸＰはマルチプレ
ク奢ナーＭＸｉの入力Ａｉ、１にａ３いて回路ＣＡｉ、
１の出力ＳＬにより実現される。
回路ＥＸＰは各ＭＩＣサンプルをサンプルの撮幅を表ね
１２ビット、１３ビットにより補合的に線状はにコード
化された１６個のビットを有するリーンプルに変換する
。
１２ビット、１３ビットにより補合的に線状はにコード
化された１６個のビットを有するリーンプルに変換する
。
回路ＳＵの出力は加入者回路ＣＡｉ、１〜ＣΔｉ、３０
の全ての回路ＳＵ上でかけられる線ＥＳＵによって制す
１１ユニツトＵＣに接続さ゛れる。回路ＳＵは出カニニ
ットによって処理されるサービス信号を抽出するよう作
用する。例えば、サービス信号は多重周波数信号である
。
の全ての回路ＳＵ上でかけられる線ＥＳＵによって制す
１１ユニツトＵＣに接続さ゛れる。回路ＳＵは出カニニ
ットによって処理されるサービス信号を抽出するよう作
用する。例えば、サービス信号は多重周波数信号である
。
実際的４に理由から、加入者会議回路は１５の２つのグ
ループ、即ら１回路ＣΔｉ、１〜ＣＡｉ、１５から成る
１つのグループと回路ＣＡｉ、１６〜ＣＡｉ、３０から
成る他方のグループにグループ分りされている。第１グ
ループに属する回路ＥＸＰの出力ｖｘ’ ＋マルチプ
レクサーの入力Δｉ、１〜Ａｉ、１５に接続される。
ループ、即ら１回路ＣΔｉ、１〜ＣＡｉ、１５から成る
１つのグループと回路ＣＡｉ、１６〜ＣＡｉ、３０から
成る他方のグループにグループ分りされている。第１グ
ループに属する回路ＥＸＰの出力ｖｘ’ ＋マルチプ
レクサーの入力Δｉ、１〜Ａｉ、１５に接続される。
マルチプレク４ノーＭＸ＋及びＭＸ’ ｉは同期線Ｓ
ＹｉどＳＹ′ ｉににり接続されたＵＣ制御ユニットと
制御の下にその入力部にて受取られた線状化されたサン
プルのマルチプレックス処理を実現する。マルヂブレク
υ−ＭＸｉとｖｘ’ ｉにより作成されるローカル・
マルチプレクリ−は各々グループＱｉのデータ出力を構
成する接続部ＪｉとＪ′ ｉ上に送られる。前述した実
施態様においては、グループＧ８は１５個の加入者会議
回路ＣＡＢ。
ＹｉどＳＹ′ ｉににり接続されたＵＣ制御ユニットと
制御の下にその入力部にて受取られた線状化されたサン
プルのマルチプレックス処理を実現する。マルヂブレク
υ−ＭＸｉとｖｘ’ ｉにより作成されるローカル・
マルチプレクリ−は各々グループＱｉのデータ出力を構
成する接続部ＪｉとＪ′ ｉ上に送られる。前述した実
施態様においては、グループＧ８は１５個の加入者会議
回路ＣＡＢ。
１〜ＣＡ［３，８の単一グループ、単一マルブブレクリ
ーＭＸ８及び単一出力接合部ＪＢのみを含む。
ーＭＸ８及び単一出力接合部ＪＢのみを含む。
第１図の特別の例においては、グループＧ１〜Ｑ８の接
合部Ｊ１〜Ｊ８及びＪ’ １〜Ｊ′７（よ加入者会議回
路Ｇｉの各グループのデータ入力に並列に接続されてい
る。図面を一層明瞭にづるため接合部Ｊ１〜Ｊ８及びＪ
’１〜Ｊ’７は単一ビームＳＪ内に組込まれている。
合部Ｊ１〜Ｊ８及びＪ’ １〜Ｊ′７（よ加入者会議回
路Ｇｉの各グループのデータ入力に並列に接続されてい
る。図面を一層明瞭にづるため接合部Ｊ１〜Ｊ８及びＪ
’１〜Ｊ’７は単一ビームＳＪ内に組込まれている。
第２図においては、ビームＳＪは各加入者会議回路ＣＡ
ｉ 、 １〜Ｃ△１．３０の入力［Ｌ上でかけられる
ことが明らかである。回路Ｃ八ｉ、１にｄ３いて入力Ｅ
Ｌは線ＳＣによって制御ユニットＵＣに接続されている
メ−しり一制御ＭＣの出力におＧ）るビームＭＳにより
接続された制９１１入力を有する選択回路ＳＷの入力に
接続されている。選択回路ＳＷの日イ１番ノ出力はサン
プル）ノロｉ回路ＣＡＤの入力にＪ３いて実現される。
ｉ 、 １〜Ｃ△１．３０の入力［Ｌ上でかけられる
ことが明らかである。回路Ｃ八ｉ、１にｄ３いて入力Ｅ
Ｌは線ＳＣによって制御ユニットＵＣに接続されている
メ−しり一制御ＭＣの出力におＧ）るビームＭＳにより
接続された制９１１入力を有する選択回路ＳＷの入力に
接続されている。選択回路ＳＷの日イ１番ノ出力はサン
プル）ノロｉ回路ＣＡＤの入力にＪ３いて実現される。
回路ＣＡＤの出力は圧縮回路ＣＯＭの入力に接続され、
圧縮回路ＣＯＭの出力は出力ＳＭを介して出力線ＬＳｉ
に接続される。回路ＣＯＭはＭＩＣサンプル上にサンプ
ル加綽回路ＣＡＤも入力することで送られる１６個のビ
ットに各サンプルを変換づる。
圧縮回路ＣＯＭの出力は出力ＳＭを介して出力線ＬＳｉ
に接続される。回路ＣＯＭはＭＩＣサンプル上にサンプ
ル加綽回路ＣＡＤも入力することで送られる１６個のビ
ットに各サンプルを変換づる。
制御線ＳＣは依然信号化回路Ｓ１６の入力に接続され、
信ＹＪ化回路の出力は又、圧縮回路ＣＯＭの入力に接続
される。
信ＹＪ化回路の出力は又、圧縮回路ＣＯＭの入力に接続
される。
第３図にＪ３いて９選択回路ＳＷ＆よ、１５個のＡＮＤ
ゲートＰ１〜１〕１５を含み、このゲートの第１入力は
各々制御メモリーＭＣの対応する出力に接続された１５
木の制御線ＭＳ１・〜ＭＳ１５のビームＭ５の１と合部
Ｊ １〜Ｊ８及びＪ’ １〜Ｊ’８に１妄続されている
。グー１〜Ｐ１〜Ｆ）１５の出力は各々加（ン回路ＣＡ
Ｄの加算器へＤＤの１５個の入力１１〜＋１５に接続さ
れている。１７１１１’＞器△ＤＤには又、ＡＮＤゲー
１−０１の出力に接続された１６番「］入力１１６が備
えである。ゲートＱ１の第１入力はレジスターＲＥＧの
出力に接続され、当該レジスターの入力は加算器△ＤＤ
の出力に接続される。レジスターＲＥＧの出力は又、Ａ
ＮＤゲートＱ２の入力に接続され、当該ＡＮＤゲートの
出力は圧縮回路ＣＯＭに接続される。ゲートＱ１の第２
逆入力とゲートＱ２の直接入力には以復詳細に説明づる
信号−「Ｒが適用される。従って、加紳回路ＣＡＤは。
ゲートＰ１〜１〕１５を含み、このゲートの第１入力は
各々制御メモリーＭＣの対応する出力に接続された１５
木の制御線ＭＳ１・〜ＭＳ１５のビームＭ５の１と合部
Ｊ １〜Ｊ８及びＪ’ １〜Ｊ’８に１妄続されている
。グー１〜Ｐ１〜Ｆ）１５の出力は各々加（ン回路ＣＡ
Ｄの加算器へＤＤの１５個の入力１１〜＋１５に接続さ
れている。１７１１１’＞器△ＤＤには又、ＡＮＤゲー
１−０１の出力に接続された１６番「］入力１１６が備
えである。ゲートＱ１の第１入力はレジスターＲＥＧの
出力に接続され、当該レジスターの入力は加算器△ＤＤ
の出力に接続される。レジスターＲＥＧの出力は又、Ａ
ＮＤゲートＱ２の入力に接続され、当該ＡＮＤゲートの
出力は圧縮回路ＣＯＭに接続される。ゲートＱ１の第２
逆入力とゲートＱ２の直接入力には以復詳細に説明づる
信号−「Ｒが適用される。従って、加紳回路ＣＡＤは。
加算器ＡＤＤ、レジスターＲＥＧ及びゲートＱ１゜Ｑ２
を含む。
を含む。
第４図には、ビームＳＪの接合部Ｊ１〜Ｊ８及びＪ’
１〜Ｊ’ ７で支承された１６個のビット付きのリーン
プルがＭＩＣラスターの持続時間と等しい持続時間１の
ラスター内に配列されていることが示されている。各接
合部上でラスターは同期化される。ｎ１ノ述した特別の
例においては、ラスクー１個あたり１５個の有用な］ノ
ンプルが存在しており。
１〜Ｊ’ ７で支承された１６個のビット付きのリーン
プルがＭＩＣラスターの持続時間と等しい持続時間１の
ラスター内に配列されていることが示されている。各接
合部上でラスターは同期化される。ｎ１ノ述した特別の
例においては、ラスクー１個あたり１５個の有用な］ノ
ンプルが存在しており。
１６個目はぜＣトサンプルになっている。ビームＳＪ上
ではΔサンプルはラスター内のその接合部Ｊ ｉ又はＪ
’＋及びその列ｊにより認定可能である。１ノンゾルＪ
ｉ、ｊ又はＪ’ｉ、ｊは単一加入者に属し、この加入者
を認定づる。
ではΔサンプルはラスター内のその接合部Ｊ ｉ又はＪ
’＋及びその列ｊにより認定可能である。１ノンゾルＪ
ｉ、ｊ又はＪ’ｉ、ｊは単一加入者に属し、この加入者
を認定づる。
第４図においては、対応する５人の加入者が会議１例え
ば、会議Ｘに参加していることを示すためサンプルＪ２
．５ 、 Ｊ４．３ 、 Ｊ４．１０． Ｊ’ １．１
０゜、Ｊ’５．７が）ワいマークにより特別化される。
ば、会議Ｘに参加していることを示すためサンプルＪ２
．５ 、 Ｊ４．３ 、 Ｊ４．１０． Ｊ’ １．１
０゜、Ｊ’５．７が）ワいマークにより特別化される。
同様に、サンプルＪ４．７ 、 Ｊ７．１１及びＪ’７
．４は第２会議１例えば会議Ｙに参加している３人の対
応する加入者に対応していることを示まため小さ゛いブ
ランクの矩形体により特別化されている。
．４は第２会議１例えば会議Ｙに参加している３人の対
応する加入者に対応していることを示まため小さ゛いブ
ランクの矩形体により特別化されている。
第５図の加算器ΔＤＤはカスケード状に設置された多数
列の１次２進数加韓器を含む。
列の１次２進数加韓器を含む。
第１列は、各々１木のワイヤを備えた２個の入ｍと２９
本のワイψを備えた出口を有する１ビットＴΔ０〜ＴΔ
７のワードの８個の１次加算器（ＴＢ０器で形成される
。加Ｏｉ器ＴＡＯはその入力が各々入力１０及び１１に
接続され、加痺器ＴＡＩはその２個の入力が各々入力１
２及び１３等に接続されている。
本のワイψを備えた出口を有する１ビットＴΔ０〜ＴΔ
７のワードの８個の１次加算器（ＴＢ０器で形成される
。加Ｏｉ器ＴＡＯはその入力が各々入力１０及び１１に
接続され、加痺器ＴＡＩはその２個の入力が各々入力１
２及び１３等に接続されている。
第２ ’／１１は、各々２木のワイＸ７を協えた２個の
入力と３本のライ１フを備えた１つの入力を有する２個
のピッ＋−Ｔ Ｂ Ｏ−Ｔ Ｂ ４のワードの４個の１
次加算器（ＴＢ口器により形成される。加ｎ器ＴＢＯは
その２個の入力が各々加算器ＴＡＯ及びＴＡｌの出力に
接続され、加算器ＴＢＩはその２個と入力が各々加０器
ＴＡ２及びＴＡ３等の出力に接続される。
入力と３本のライ１フを備えた１つの入力を有する２個
のピッ＋−Ｔ Ｂ Ｏ−Ｔ Ｂ ４のワードの４個の１
次加算器（ＴＢ口器により形成される。加ｎ器ＴＢＯは
その２個の入力が各々加算器ＴＡＯ及びＴＡｌの出力に
接続され、加算器ＴＢＩはその２個と入力が各々加０器
ＴＡ２及びＴＡ３等の出力に接続される。
第３列は各々３木のワイ〜７を備えた２個の入力と４本
のワイヤを備えた出力を有する３ビットのワードの２個
の１次加算器（ＴＢＨ器ＴＣＯ及びＴ、ＣＩにより形成
される。ｈｌ ｌ’Ｊ器ＴＣＯはその２個の入力が各々
加Ｈ３ＴＢＯどＴＬ３１等の出力に接続されている。
のワイヤを備えた出力を有する３ビットのワードの２個
の１次加算器（ＴＢＨ器ＴＣＯ及びＴ、ＣＩにより形成
される。ｈｌ ｌ’Ｊ器ＴＣＯはその２個の入力が各々
加Ｈ３ＴＢＯどＴＬ３１等の出力に接続されている。
第４列は、４ビットのワードの１つの１次加算器（ＴＢ
ｎ器ＴＤＯのみを含み、この加咋器の入力は各々加算器
ＴＣＯ及びＴＣｌの出力に接続され、出力は５木のワイ
Ｖを備えている。
ｎ器ＴＤＯのみを含み、この加咋器の入力は各々加算器
ＴＣＯ及びＴＣｌの出力に接続され、出力は５木のワイ
Ｖを備えている。
加Ｑ器ＴＤＯの出力は５個のビットを備えたワードの最
１νの加ｎ器の入力に接続され、その他方の入力はプラ
グＤＩＶの並列出力に接続される。
１νの加ｎ器の入力に接続され、その他方の入力はプラ
グＤＩＶの並列出力に接続される。
加（）器ＴＥＯの６本のワイ１７が備えられた出口は。
最低重さのビットをレジスターＲＥＧの入力に送信づる
１本のワイヤＦＯと重さのある他方のビットをプラグＤ
ＩＶの並列入力に送信する５本のワイヤのビームＦｒに
分割する。プラグＤＩＶはクロック入力とゼロ入力への
戻りも備え、その原点ｔよ以１１）説明する。
１本のワイヤＦＯと重さのある他方のビットをプラグＤ
ＩＶの並列入力に送信する５本のワイヤのビームＦｒに
分割する。プラグＤＩＶはクロック入力とゼロ入力への
戻りも備え、その原点ｔよ以１１）説明する。
用口器ΔＤ ＋）の動作を図解する目的で、先ず第１に
本出願人は各々６ビットの４ワ一ドＭＯ〜Ｍ３の加算列
の場合について′ｒ、察する。−例としてこれらのワー
ドは以下の如くなっている。
本出願人は各々６ビットの４ワ一ドＭＯ〜Ｍ３の加算列
の場合について′ｒ、察する。−例としてこれらのワー
ドは以下の如くなっている。
ＭＯ： ００１１００＝１２ （１０進数）Ｍｌ：０Ｏ
Ｏ０１１＝ ３（１０進数）Ｍ２：０ＯＯ１１１＝
７（１０進数）Ｍ３：０００１１０＝ ６（１０進
数）これら４個の数字の慣用的形式の加締による表は以
下の通りである。
Ｏ０１１＝ ３（１０進数）Ｍ２：０ＯＯ１１１＝
７（１０進数）Ｍ３：０００１１０＝ ６（１０進
数）これら４個の数字の慣用的形式の加締による表は以
下の通りである。
加０寸べきビットの列
ｒ゛２
Ｑ
ＭＯ
、’＋４３２１０
ｏｏｏｏｏ。
ｏｏｉｉｏ。
ここで、ｒ２．ｒｌ、ｒｏはキャリー・オーバーの２進
数表示である。
数表示である。
前掲の計ｎ例はｔｌ算動作が以下の規則に従っているこ
とを示づ。
とを示づ。
現時点のｔｏ二列Ｏのビット合計値
：第１結東合計にＩ！１１Ｊる限り、最も軽い重さのビ
ット保持 ：最高列のキｑｐリ−・オーバーと して最高重さのビットの使用 現時点のｔｌ：列１のピッ］−と列Ｏにて決定されたキ
ｔｌリー・オーバーのピッ トの合ＪＩ値 ：最も軽い重さのビットの保持 ：高い列のキｌ／リー・オーバーに 関する限り最も重さのあるピッ トの使用 時点ｔ２．ｔ３．ｔ４及びｔ５において、処理は時点ｔ
１の場合と同じである。
ット保持 ：最高列のキｑｐリ−・オーバーと して最高重さのビットの使用 現時点のｔｌ：列１のピッ］−と列Ｏにて決定されたキ
ｔｌリー・オーバーのピッ トの合ＪＩ値 ：最も軽い重さのビットの保持 ：高い列のキｌ／リー・オーバーに 関する限り最も重さのあるピッ トの使用 時点ｔ２．ｔ３．ｔ４及びｔ５において、処理は時点ｔ
１の場合と同じである。
当技術の専門家は、今説明した加算を実現する方法が６
個以上のビットの数０例えば、先に定めた１６個のビッ
トのワードに拡張ηることが理解されＪ、う。又、当技
術の専門家は加算すべき数字は４個以上に出来ることが
Ｉ！ｌＩ解されよう。これは第５図の加算器ＡＤＤ内に
提供されているものである。
個以上のビットの数０例えば、先に定めた１６個のビッ
トのワードに拡張ηることが理解されＪ、う。又、当技
術の専門家は加算すべき数字は４個以上に出来ることが
Ｉ！ｌＩ解されよう。これは第５図の加算器ＡＤＤ内に
提供されているものである。
今説明した加わを実現する方法は以下のことを危味して
いる ２進数の重さが考えられる場合の直列加算／Ｉｌｌ ｔ
’７回路の入力数が省察される場合の並列状態 この加締方法は従って同時的平行アクセスの故は制限し
ない。これはサンプル１個あたりのビット数に関しても
制限していない。
いる ２進数の重さが考えられる場合の直列加算／Ｉｌｌ ｔ
’７回路の入力数が省察される場合の並列状態 この加締方法は従って同時的平行アクセスの故は制限し
ない。これはサンプル１個あたりのビット数に関しても
制限していない。
第６図の動作ヂセートと第７図の１，１間ダイアグラム
は第５図の加算回路の動作を図解している。
は第５図の加算回路の動作を図解している。
第９図には、（ａ）ローカル・マルチプレックスｊｉの
サンプルＪｉ、ｊが示され、このサンプルは他のリーン
プルと同様、１６個のビットｘＱ−ｘ１５を含む。ダイ
アグラム（ｂ）はプラグＤＩＶの対応づる入力に適用さ
れるローカル・クロックイΔ号ビットド１を表わしてい
る。ダイアグラム（Ｃ）はビットＸＯの最初の半分の周
期にて送られ且つプラグＤＩＶの対応する入口に適用さ
れる信号ＲＡＺを表わしている。
サンプルＪｉ、ｊが示され、このサンプルは他のリーン
プルと同様、１６個のビットｘＱ−ｘ１５を含む。ダイ
アグラム（ｂ）はプラグＤＩＶの対応づる入力に適用さ
れるローカル・クロックイΔ号ビットド１を表わしてい
る。ダイアグラム（Ｃ）はビットＸＯの最初の半分の周
期にて送られ且つプラグＤＩＶの対応する入口に適用さ
れる信号ＲＡＺを表わしている。
第６図の動作チャートが示す如く、信号ＲＡＺはプラグ
ＤＩＶの内容をビットｘＯの最初の半時間中にＯにセッ
トし、この場合もに＝ｏの時、には１つのサンプル内の
ビットの列を表わす。
ＤＩＶの内容をビットｘＯの最初の半時間中にＯにセッ
トし、この場合もに＝ｏの時、には１つのサンプル内の
ビットの列を表わす。
列にのクロック期間ｉｌ中に、加算回路と１次加算器（
ＴＢ口器のカスケードが動作し、１次加算器（ＴＢＱ器
ＴＥＯが５Ｒｋ＝Ｓｋ＋Ｒｋを出づ。ここで、Ｓｋ１列
にの２進数素子に入る１６の合ｉｆ’ ｆｌｌ’ｌ テ
、 Ｒｋ ＬＪ ７−７ ’ｊ Ｄ Ｉ Ｖ （Ｄ 出
カニｒ； Ｉする前面にで利用出来るキャリー・オーバ
ー、即ら。
ＴＢ口器のカスケードが動作し、１次加算器（ＴＢＱ器
ＴＥＯが５Ｒｋ＝Ｓｋ＋Ｒｋを出づ。ここで、Ｓｋ１列
にの２進数素子に入る１６の合ｉｆ’ ｆｌｌ’ｌ テ
、 Ｒｋ ＬＪ ７−７ ’ｊ Ｄ Ｉ Ｖ （Ｄ 出
カニｒ； Ｉする前面にで利用出来るキャリー・オーバ
ー、即ら。
列δ１ＬＲ（ｋ−１）でのキ１？リー・オーバーである
。
。
Ｒ（ｋ＋１）がＳＲｋ／２の全体部分と称し且つｓｋが
ＳＲｋの最もＩｌｌい重ざのビットと称する場合１次の
式即ち ５ｋ＝ＳＲｋ−２Ｒ（ｋ＋１ ＞ になる。
ＳＲｋの最もＩｌｌい重ざのビットと称する場合１次の
式即ち ５ｋ＝ＳＲｋ−２Ｒ（ｋ＋１ ＞ になる。
加ｎ器Ａ Ｄ Ｄの１次作動サイクルは、従って。
ＳＲｋ、Ｒ（ｋ＋１ ’）及びｓｋを得ることに対応し
打つ試験に−１５か否か及び移項に＝に＋１に対応して
いる。ｓｋの継続はサイクル終了１０にお【ノる用口結
渠を表わす。他の点に関しては１時点に一〇にＪ３いて
数′？Ｒ１５がプラグＤＩＶ内で０にセットされること
が思い出される。
打つ試験に−１５か否か及び移項に＝に＋１に対応して
いる。ｓｋの継続はサイクル終了１０にお【ノる用口結
渠を表わす。他の点に関しては１時点に一〇にＪ３いて
数′？Ｒ１５がプラグＤＩＶ内で０にセットされること
が思い出される。
従って、プラグＤＩＶの役割はＳＲｋからＲ（ｋ＋１）
を１？Ｊることである。各インパルス］（において、加
粋器ＴＥＯにより出されるワードのｖｂ重い５個の重さ
に対応１６入力のビット警よプラグＤＩＶの出力に出さ
れるが、加１ＺＴＦＯの第２人ツノに適用されるワード
の重さ１〜５を取る。
を１？Ｊることである。各インパルス］（において、加
粋器ＴＥＯにより出されるワードのｖｂ重い５個の重さ
に対応１６入力のビット警よプラグＤＩＶの出力に出さ
れるが、加１ＺＴＦＯの第２人ツノに適用されるワード
の重さ１〜５を取る。
プラグｌ） Ｉ ＶとＴＥＯの出力におけるワイヤの分
離を関連付けると一方ではｓｋを有し、他方では（ＳＲ
ｋ−ｓｋ）を有することが出来る。
離を関連付けると一方ではｓｋを有し、他方では（ＳＲ
ｋ−ｓｋ）を有することが出来る。
ｓｋの連続性はクロック［１のリズムで動作１６１６個
のセルを備えたスタッガーリング・レジスターであるレ
ジスターＲＥＧ内に記憶される。サンプルＪｉ、ｊの終
了点で、レジスターＲＥＧは従って列ｉないしｊのサン
プル上の加算結果を含み当該（ノンプルは考察対象のラ
スクーの開始から入力Ｄ１〜Ｅ１５に与えられている。
のセルを備えたスタッガーリング・レジスターであるレ
ジスターＲＥＧ内に記憶される。サンプルＪｉ、ｊの終
了点で、レジスターＲＥＧは従って列ｉないしｊのサン
プル上の加算結果を含み当該（ノンプルは考察対象のラ
スクーの開始から入力Ｄ１〜Ｅ１５に与えられている。
サンプル（ｊ＋１）の列において、第６図のり一イクル
は開始され。
は開始され。
入力■１〜ｉ１４に適用された列（ｊ＋１）のサンプル
は共に加算され１部分的な結果がレジスターＲＥＧによ
り出される。
は共に加算され１部分的な結果がレジスターＲＥＧによ
り出される。
第４図のダイアグラム（ａ）に示される如く。
ローカル・マルチプレックスと各ラスターの最後のサン
プルの持続時間中、信、ｇ Ｓ Ｒは高レベルにあり、
他のサンプルの時間中は低レベルにある。
プルの持続時間中、信、ｇ Ｓ Ｒは高レベルにあり、
他のサンプルの時間中は低レベルにある。
信号ＴＲ４よ第３図において加算回路ＣＡＤのゲーｔ−
Ｑ １及びＱ２の第２入力に適用される。結局。
Ｑ １及びＱ２の第２入力に適用される。結局。
信号ＴＲが高レベルにある際、ゲートＱ１の出力は低レ
ベルにあり、即ち、加ｐｓＡｏｏの入力１１６は加算結
果を圧縮回路ＣＯＭに送ることが出来るゲートＱ２が開
いているＩＩ５先の結果をＯにセットするパターン中に
レベルｒＯＪにとどまる。
ベルにあり、即ち、加ｐｓＡｏｏの入力１１６は加算結
果を圧縮回路ＣＯＭに送ることが出来るゲートＱ２が開
いているＩＩ５先の結果をＯにセットするパターン中に
レベルｒＯＪにとどまる。
各加入者会議回路ＣＡｉ、ｊのメモリーＭＣは１５ピッ
１−の１５ワードのシーケンスを含み、当該ワードはサ
ンプル・クロックのリズムにおいて読取られ、これはメ
モリーＭＣの出力、即ち、サンプルの持続中にビームＭ
５の箇所で利用可能にとどまる。
１−の１５ワードのシーケンスを含み、当該ワードはサ
ンプル・クロックのリズムにおいて読取られ、これはメ
モリーＭＣの出力、即ち、サンプルの持続中にビームＭ
５の箇所で利用可能にとどまる。
一例として、第４図のサンプルＪ２．５で認定される加
入者について考察すると、加入者会議回路ＣＡ２．５の
制御メモリーＭＧ内に記録されたワードｍ０１〜ｍ１５
のシーケンスは以下の如くなる。
入者について考察すると、加入者会議回路ＣＡ２．５の
制御メモリーＭＧ内に記録されたワードｍ０１〜ｍ１５
のシーケンスは以下の如くなる。
ｍ０１ ０００００００００００００００ｍ０２ ００
０００００００００００００ｍ０３ ０００１００００
０００００００ｍ０４ ００００００００００００００
０ｍ０５ ０００００００００００００００ｍ０６ ０
００００００００００００００ｍ０７ ０００００００
０００００１００ｍ０８ ０００００００００００００
００ｍ０９ ０００００００００００００００ｍ１０
０００１００００１００００００ｍ１１ ００００００
０００００００００ｍ１２ ００００００００００００
０００ｍ１３ ０００００００００００００００ｍ１４
０００００００００００００００ｍ１５ ０００００
００００００００００前掲のシーケンスに８３いては、
ワードｍ０３は第４位Ｗｊにビット「１」を含み、 ク
ー トｍ ０７ハ第１３番目の位置にビット「１」を含
み、ワードｍｌＯは第４番目の位置にビット「１Ｊ、第
９番目の位置にビット「１」を含み、他のビットは全て
「０」になっていることは明らかである。ビームＭＳは
メモリーの出力に接続され、ゲートＰＯ”ＰＩ３はその
第２入力が高レベルにある時、即ら、前掲のシーケンス
のビット「１」によってのみ開かれる。
０００００００００００００ｍ０３ ０００１００００
０００００００ｍ０４ ００００００００００００００
０ｍ０５ ０００００００００００００００ｍ０６ ０
００００００００００００００ｍ０７ ０００００００
０００００１００ｍ０８ ０００００００００００００
００ｍ０９ ０００００００００００００００ｍ１０
０００１００００１００００００ｍ１１ ００００００
０００００００００ｍ１２ ００００００００００００
０００ｍ１３ ０００００００００００００００ｍ１４
０００００００００００００００ｍ１５ ０００００
００００００００００前掲のシーケンスに８３いては、
ワードｍ０３は第４位Ｗｊにビット「１」を含み、 ク
ー トｍ ０７ハ第１３番目の位置にビット「１」を含
み、ワードｍｌＯは第４番目の位置にビット「１Ｊ、第
９番目の位置にビット「１」を含み、他のビットは全て
「０」になっていることは明らかである。ビームＭＳは
メモリーの出力に接続され、ゲートＰＯ”ＰＩ３はその
第２入力が高レベルにある時、即ら、前掲のシーケンス
のビット「１」によってのみ開かれる。
従って１回路ＣΔ２．５の加Ｑ回路ＣＡＤはサンプルＪ
４．３ 、 Ｊ’ ５．７ 、 Ｊ４．１０及びＪ’１
．１０の加算を行なうことが理解出来る。その結果、こ
の加算回路は回路ＣＡ２．５が対応している加入者の会
話サンプルを除いて会議Ｘにおける参加者の会話１Ｊン
プル合計を送り出Ｊ０ 先に定めた会ａＹに加入者が参加している加入者会議回
路ＣＡ １５．４に対する同様のワードのシーダンスを
書くことが出来よう。然し乍ら、これは専門家には明ら
かであるので、不必要であると思われる。
４．３ 、 Ｊ’ ５．７ 、 Ｊ４．１０及びＪ’１
．１０の加算を行なうことが理解出来る。その結果、こ
の加算回路は回路ＣＡ２．５が対応している加入者の会
話サンプルを除いて会議Ｘにおける参加者の会話１Ｊン
プル合計を送り出Ｊ０ 先に定めた会ａＹに加入者が参加している加入者会議回
路ＣＡ １５．４に対する同様のワードのシーダンスを
書くことが出来よう。然し乍ら、これは専門家には明ら
かであるので、不必要であると思われる。
加入者を会議に参加させるよう回路ＣＡｉ、ｊのメモリ
ーＭＣ内にワードのシーケンスを確立づれば充分であり
、加入者は自分自身のものを除いて会議の参加者仝Ｕ１
から出された信号の合計を受取ることが前掲の内容から
想い出されにう。
ーＭＣ内にワードのシーケンスを確立づれば充分であり
、加入者は自分自身のものを除いて会議の参加者仝Ｕ１
から出された信号の合計を受取ることが前掲の内容から
想い出されにう。
参加者が通常１回に１つの会議に参加する場合を除いて
ル１「立出来る会議のｆｉ数は任意のイ！［数であるが
、同時点に多数の会議もＩＢｌ＜ことが考えられること
も明らかである。
ル１「立出来る会議のｆｉ数は任意のイ！［数であるが
、同時点に多数の会議もＩＢｌ＜ことが考えられること
も明らかである。
最後に、会−入におりる参加者の人数は実際上ラスター
の容量及びローカル・マルチプレックスの個数、ここで
ｔよ１５ｘ １５によってのみ限定されることが明らか
である。ローカル・バスの出力である日−カル・マルチ
プレックスは大きい通過バンドを有することが出来、従
って、ＭＩＣマルヂブレックスのものより明らかに高い
出力を得ることが出来る。従って、ローカル・ラスター
の容量は明らかに１５以上増加させることが出来よう。
の容量及びローカル・マルチプレックスの個数、ここで
ｔよ１５ｘ １５によってのみ限定されることが明らか
である。ローカル・バスの出力である日−カル・マルチ
プレックスは大きい通過バンドを有することが出来、従
って、ＭＩＣマルヂブレックスのものより明らかに高い
出力を得ることが出来る。従って、ローカル・ラスター
の容量は明らかに１５以上増加させることが出来よう。
一方。
先に述べた如く、加咋器ＡＤＤは１６以上の代わりに３
２の入力も有することがｌｊ来、市場で人手可能な論理
回路は加算シーケンスがサンプルの時間において容易に
行なわれるような速度を呈している。
２の入力も有することがｌｊ来、市場で人手可能な論理
回路は加算シーケンスがサンプルの時間において容易に
行なわれるような速度を呈している。
詳細に０説用した実／７Ｉ態様においては、会議参加シ
ステムは最初にＭＩＣサンプルの線状サンプルの変換及
び次にＭＩＣマルチプレックス１個あたりの３０個の個
々の会議回路のグループを伴なうＭＩＣ信号の遠隔通信
の外部回路網と交換することが仮定されている。当技術
の専門家は本発明のシステムが又、各々ＥＸＰ回路及び
００Ｍ回路の代わりにアナログ音声システムのサンプリ
ング回路及び数字／アナログ変換回路を含む個々の回路
のアナログ加入者線と共に機能出来ることが理解されよ
う。この場合１個々の回路のグループは３０個の多数の
異なる回路を含むことが出来、ローカル・マルチプレッ
クスのラスクーは１５個のｊ％なる多数のサンプルを含
むこ、とが出来る。
ステムは最初にＭＩＣサンプルの線状サンプルの変換及
び次にＭＩＣマルチプレックス１個あたりの３０個の個
々の会議回路のグループを伴なうＭＩＣ信号の遠隔通信
の外部回路網と交換することが仮定されている。当技術
の専門家は本発明のシステムが又、各々ＥＸＰ回路及び
００Ｍ回路の代わりにアナログ音声システムのサンプリ
ング回路及び数字／アナログ変換回路を含む個々の回路
のアナログ加入者線と共に機能出来ることが理解されよ
う。この場合１個々の回路のグループは３０個の多数の
異なる回路を含むことが出来、ローカル・マルチプレッ
クスのラスクーは１５個のｊ％なる多数のサンプルを含
むこ、とが出来る。
第１図には又、クロック・ビットド１．第７図の（ｅ）
に示されたサンプル・クロックＣＩ−１、第７図の（ａ
）に示されたＴＲ信号及び同期ラスター信号ＳＹｉ及び
ＳＹ’ ｉといったロック信号と同１１１１信ｇを制
御ユニットＵＣが出すことも示されている。これは又、
第７図の＜ｒ＞に示された読取り／ｐｉ込み制御システ
ムを送る。
に示されたサンプル・クロックＣＩ−１、第７図の（ａ
）に示されたＴＲ信号及び同期ラスター信号ＳＹｉ及び
ＳＹ’ ｉといったロック信号と同１１１１信ｇを制
御ユニットＵＣが出すことも示されている。これは又、
第７図の＜ｒ＞に示された読取り／ｐｉ込み制御システ
ムを送る。
読取り／３込み信号の期間はサンプル・り［１ツクのＪ
ｊＪＲｉｌｌと等しい。信号は制御フェリーＭＣ内に記
録されている列ｊのサンプルに対応する夕１１ｊのワー
ドの読取りを実施する各り゛ンブルのビットＸＯの最初
の半分中に高いレベルにある。ワードは列ｊのサンプル
の全持続時間中にメ゛しり一の出力に表われた状態にと
どまる。実際、メモリー〜ＩＣの出力においては、この
ワードを保持する一連のラッチが提供される。列（ｊ＋
１＞のサンプルの開始時にて、読取られるのは列（ｊ
＋ １ ）のワードである。他の点に関して、サンプル
の持続時間の残り中に、読取り／書込み信号はおそらく
メモリー内への書込みのＵＣａｉ制御ユニットで・ワー
ドの新しいシーケンスを書込み、こうして会議を修正出
来るようにする低レベルにある。Ｕ ＣＬｌ？御ユニッ
ト覧ま同じ時間中に慣用的な方法に従ってメモリーの内
容を読むことが出来る。
ｊＪＲｉｌｌと等しい。信号は制御フェリーＭＣ内に記
録されている列ｊのサンプルに対応する夕１１ｊのワー
ドの読取りを実施する各り゛ンブルのビットＸＯの最初
の半分中に高いレベルにある。ワードは列ｊのサンプル
の全持続時間中にメ゛しり一の出力に表われた状態にと
どまる。実際、メモリー〜ＩＣの出力においては、この
ワードを保持する一連のラッチが提供される。列（ｊ＋
１＞のサンプルの開始時にて、読取られるのは列（ｊ
＋ １ ）のワードである。他の点に関して、サンプル
の持続時間の残り中に、読取り／書込み信号はおそらく
メモリー内への書込みのＵＣａｉ制御ユニットで・ワー
ドの新しいシーケンスを書込み、こうして会議を修正出
来るようにする低レベルにある。Ｕ ＣＬｌ？御ユニッ
ト覧ま同じ時間中に慣用的な方法に従ってメモリーの内
容を読むことが出来る。
［発明の効果］
以上詳細に説明したシステムは電話会議のシステムに関
するｂのである。然し乍ら、これは特定の適用例のみに
関するものであり、同様にデータ伝送のシステムに適用
可能のであることから、参加者は線状データ・アクセス
と置換し、システムは各サンプルの長さに関してＨつマ
ルチプレックスの個数に関しても性質」−限定されない
ことが充分理解されなければならない。
するｂのである。然し乍ら、これは特定の適用例のみに
関するものであり、同様にデータ伝送のシステムに適用
可能のであることから、参加者は線状データ・アクセス
と置換し、システムは各サンプルの長さに関してＨつマ
ルチプレックスの個数に関しても性質」−限定されない
ことが充分理解されなければならない。
第１図に関連して特に説明した実施ｇ様においては、参
加者の回路は参加者のアクヒス・レベルにてローカライ
ズされるが、各参加者に接続された入力におけるリンク
ＬＣｉ及び出力にＪ３けるリンクＬＳｉで中央に集中づ
ることも出来る。
加者の回路は参加者のアクヒス・レベルにてローカライ
ズされるが、各参加者に接続された入力におけるリンク
ＬＣｉ及び出力にＪ３けるリンクＬＳｉで中央に集中づ
ることも出来る。
前掲の内容においては又、加ｔ１器の入力個数は２ ｆ
ｉｌ、］のべき敢１例えば２ と等しかったが、この数
に強制されないものとみなされている。異なる入力数を
使用可能である。
ｉｌ、］のべき敢１例えば２ と等しかったが、この数
に強制されないものとみなされている。異なる入力数を
使用可能である。
第１図は本発明による会議システムの全体的７１１９９
図。 第２図は会議回路の加入者グループを示すブロック図。 第３図は加入者会議回路の選択回路及びサンプル加算回
路のブロック図。 第４図は本発明のシステムで使用される加入者の会話の
サンプルを支承しているマルチプレックス・ビームも図
解した時間図。 第５）図番よ第３図のサンプル加算回路の図。 第６図は第４図の川口回路の動作を示す動作図。 第７図は第３図の回路に使用された信号の時間図を示す
。 特許出願人 ソシエテ プレスコム サール第 図 手 続 ネ１１１ ｊ］ 宙 １．４１１件の表示 昭和 ６３ イ１ 特 許 願 第 ７コ １、事件の表示 昭和 ２、ｆｅ明の名称 遠隔通信システムにおける複数の参加者を会議に参加さ
せる回路２、発明の名称 ３゜ ４゜ 補正をする名
図。 第２図は会議回路の加入者グループを示すブロック図。 第３図は加入者会議回路の選択回路及びサンプル加算回
路のブロック図。 第４図は本発明のシステムで使用される加入者の会話の
サンプルを支承しているマルチプレックス・ビームも図
解した時間図。 第５）図番よ第３図のサンプル加算回路の図。 第６図は第４図の川口回路の動作を示す動作図。 第７図は第３図の回路に使用された信号の時間図を示す
。 特許出願人 ソシエテ プレスコム サール第 図 手 続 ネ１１１ ｊ］ 宙 １．４１１件の表示 昭和 ６３ イ１ 特 許 願 第 ７コ １、事件の表示 昭和 ２、ｆｅ明の名称 遠隔通信システムにおける複数の参加者を会議に参加さ
せる回路２、発明の名称 ３゜ ４゜ 補正をする名
Claims (1)
- 【特許請求の範囲】 １）参加者により出される信号に連続的に番号が付けら
れるような遠隔通信システムで使用可能な複数の参加者
を会議に参加させる回路であつて、前記連続的に番号が
付けられた信号が時間ラスター内に配列され複数個の時
間マルチプレックス（Ｊ１ないしＪＢ及びＪ′１ないし Ｊ′７）上にて搬送され、サンプル選択回路（ＳＷ）、
代数的加算回路（ＣＡＤ）及び対応する参加者に送信さ
れる会話信号内の加算回路により送られる数合計値の変
換回路（ＣＯＭ）から成る参加者回路（ＣＡｉ、１−３
０）が各参加名に対し影響されること、サンプル選択回
路（ＳＷ）がマルチプレックスと同じ多数のゲート回路
（Ｐ１−Ｐ１５）を含み、前記ゲート回路（Ｐ１−Ｐ１
５）が対応する参加者と同じ会議の部分をなす他の参加
者から来る且つ加算回路（ＣＡＤ）に与えられるサンプ
ルを複数個の時間マルチプレックス内にて選択するよう
各時間ラスター内の所定の時点にて選択的に開き、その
出力信号が対応する参加者に送信されるようにしたこと
を特徴とする回路。 ２）各サンプル選択回路（ＳＷ）がメモリー制御回路（
ＭＣ）に接続され、当該回路の出口がサンプル選択回路
（ＳＷ）のゲート回路（Ｐ１−Ｐ１５）の開き時点を制
御し、メモリー制御回路（ＭＣ）のメモリーの内容が参
加者回路内の対応する参加者が参加を考えている会議で
の他の参加者の確認に従つて改変可能であることを特徴
とする請求項１記載の会議参加回路。 ３）最後の入力（Ｉ１６）を加えた時間マルチプレック
スと同じ多くの入力（Ｉ１−Ｉ１５）を有する加算器（
ＡＤＤ）を各加算回路（ＣＡＤ）が含み、サンプルが重
さの軽いその先方ビットと直列になつている対応した入
力（Ｉ１−Ｉ１５）に適用され、同じ重さのビットがビ
ット時間の途中で加えられ、得られた部分合計値の重さ
の最も軽いビットが次に続くサンプル時間に対する加算
器（ＡＤＤ）の最後の入力（１１６）に適用され、部分
合計値の残りが２で分割され、次のビット時間に対しそ
の加えられたビットの合計価に加えられ、加算器（ΛＤ
Ｄ）がその重さの最も重いビットが一旦加算されると前
記数値合計を送るようにした請求項１又は２に記載の会
議参加回路。 ４）各加算器（ＡＤＤ）が２”入力（Ｉ１−Ｉ１６）を
有し、カスケードに設置されたｎ列の１次加算器で構成
され、第１列が２個の入力付きの２＾（＾ｎ＾−＾１＾
）の１次加算器（ＴＡ０−ＴＡ７）を含み、１つの線が
各々加算器の２個の入力に接続され、２個のワイヤを有
する出口を備え、第２列が２個の入力を有する２＾（＾
ｎ＾−＾２＾）の１次加算器（ＴＢ０−ＴＢ３）を有し
２個のワイヤが各々第１列の２個の加算器の出力に接続
され、３個のワイヤを有する出力が備えられ、・・・・
、ｎ＾ｅ列が２個の入力を有する１次加算器（ＴＤ０）
を含み、ｎ本のワイヤが各々（ｎ−１）＾ｅ列の１次加
算器（ＴＣ０、ＴＣ１）の出力に接続され、（ｎ＋１）
のワイヤを有する１つの出力が（ｎ＋１）セルを有する
プラグ（ＤＩＶ）の出力に接続されている第２入力に対
しての補助的１次加算器（ＴＥ０）の第１出力に接続さ
れ、（ｎ−２）のワイヤを有する出力ビームが重さの最
も軽いビットを送る１つのワイヤ（Ｆ０）及び前記プラ
グ（ＤＩＶ）の入力に接続された（ｎ＋１）のワイヤの
ビーム（Ｆｒ）に分割され、当該プラグのクロック入力
がクロック・ビット信号を受信し、その０入力セットが
各サンプルの最後にＲＳ信号を受信し、ワイヤ（Ｆ０）
がｎ段を有するレジスター（Ｒ１）の入力に接続され、
その出力がラスターの第１サンプル時間中に閉じられる
且つラスターの残りの時間中開く第１回路（ＥＴ）によ
り加算器（ＡＤＤ）の最後の入力（Ｉ１６）に接続され
るようにしたことを特徴とする請求項３記載の会議参加
回路。 ５）スタッガーリング・レジスター（ＲＥＧ）の出力が
、各ラスターの第１サンプル時間中開き且つラスターの
残りの部分中閉じている第２回路（ＥＴ）に接続してあ
ることを特徴とする請求項４記載の会議参加回路。 ６）メモリー制御回路（ＭＣ）のメモリーの内容が２進
数ワードのシーケンスであり、各ワードが時間マルチプ
レックスと同じ多数のビットを含み、シーケンスが時間
ラスターのサンプルと同じ多数のワードを含み、各ビッ
トが時間マルチプレックスのサンプルに対応し連続する
時間ラスター内の同じ列を占め、ワードのシーケンスが
サンプル・クロックのリズムで読取られ、前記メモリー
の出力に表われる「１」のビットがゲート回路（Ｐ１−
Ｐ１５）の１つのゲート回路を開き、「０」の各ビット
が対応するゲート回路を閉じた状態に保つようにしたこ
とを特徴とする請求項２ないし５項の各項記載の会議参
加回路。 ７）シーケンスの各ワードがパターンの第１ビットの最
初の半分中に読まれ、パターン時間の残りの部分中にメ
モリーの出力に存在した状態にとどまり、メモリーの内
容がメモリーが読取りモードでない場合に改変可能とさ
れることを特徴とする請求項６記載の会議参加回路。 ８）直線的に番号付けされた信号が参加者により出され
るＭＩＣワードの延長により得られることを特徴とする
請求項１ないし７の各項記載の会議参加回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8716315 | 1987-11-20 | ||
| FR8716315A FR2623677B1 (fr) | 1987-11-20 | 1987-11-20 | Circuit de mise en conferences d'une pluralite de participants dans des systemes de telecommunications |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022241A true JPH022241A (ja) | 1990-01-08 |
Family
ID=9357139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295867A Pending JPH022241A (ja) | 1987-11-20 | 1988-11-21 | 遠隔通信システムにおける複数の参加者を会議に参加させる回路 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4975902A (ja) |
| EP (1) | EP0317463B1 (ja) |
| JP (1) | JPH022241A (ja) |
| AT (1) | ATE84177T1 (ja) |
| AU (1) | AU609213B2 (ja) |
| CA (1) | CA1311544C (ja) |
| DE (1) | DE3877153T2 (ja) |
| FR (1) | FR2623677B1 (ja) |
| IL (1) | IL88397A (ja) |
| MA (1) | MA21443A1 (ja) |
| OA (1) | OA08927A (ja) |
| TR (1) | TR23854A (ja) |
| ZA (1) | ZA888638B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153909A (en) * | 1989-05-25 | 1992-10-06 | At&T Bell Laboratories | Resource control and data handling for central office based automatic call distributors |
| JP2598159B2 (ja) * | 1990-08-28 | 1997-04-09 | 三菱電機株式会社 | 音声信号処理装置 |
| US5212726A (en) * | 1991-04-18 | 1993-05-18 | Harris Corporation | Method of combining signals in a telephone conference circuit |
| EP0529343B1 (de) * | 1991-08-29 | 1997-01-29 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer Verbindung zwischen einem an eine Kommunikationsanlage angeschlossenen Kommunikationsendegerät mit einer Mehrzahl von weiteren Geräten |
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| US5581555A (en) * | 1993-09-17 | 1996-12-03 | Scientific-Atlanta, Inc. | Reverse path allocation and contention resolution scheme for a broadband communications system |
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| US5483588A (en) * | 1994-12-23 | 1996-01-09 | Latitute Communications | Voice processing interface for a teleconference system |
| US5559875A (en) * | 1995-07-31 | 1996-09-24 | Latitude Communications | Method and apparatus for recording and retrieval of audio conferences |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1590105A (ja) * | 1968-04-09 | 1970-04-13 | ||
| GB1458032A (en) * | 1973-02-05 | 1976-12-08 | Gen Electric Co Ltd | Conference circuits for use in telecommunications systems |
| US4190744A (en) * | 1978-06-05 | 1980-02-26 | Siemens Aktiengesellschaft | Circuit arrangement and process for producing conference connections between three conference parties in a PCM time multiplex switching system |
| DE2832579A1 (de) * | 1978-07-25 | 1980-02-07 | Siemens Ag | Schaltungsanordnung fuer eine konferenzeinrichtung |
| GB2082875B (en) * | 1980-08-29 | 1984-08-15 | Gen Electric Co Ltd | Conference bridge circuit arrangements |
| DE3226430C2 (de) * | 1982-07-15 | 1985-05-30 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Verfahren zur Herstellung von mehreren gleichzeitig bestehenden Konferenzverbindungen in einer digital nach dem PCM-Verfahren durchschaltenden Fernsprechvermittlungsanlage |
| JPS59175264A (ja) * | 1983-03-25 | 1984-10-04 | Fujitsu Ltd | 混合接続制御方式 |
| GB8324058D0 (en) * | 1983-09-08 | 1983-10-12 | Plessey Co Plc | Conference bridge circuit arrangement |
| JPS60249460A (ja) * | 1984-05-25 | 1985-12-10 | Nec Corp | 音声会議ブリツジ方式 |
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-
1987
- 1987-11-20 FR FR8716315A patent/FR2623677B1/fr not_active Expired - Lifetime
-
1988
- 1988-10-27 EP EP88460026A patent/EP0317463B1/fr not_active Expired - Lifetime
- 1988-10-27 AT AT88460026T patent/ATE84177T1/de active
- 1988-10-27 DE DE8888460026T patent/DE3877153T2/de not_active Expired - Fee Related
- 1988-11-16 US US07/272,485 patent/US4975902A/en not_active Expired - Lifetime
- 1988-11-16 IL IL88397A patent/IL88397A/xx not_active IP Right Cessation
- 1988-11-17 MA MA21686A patent/MA21443A1/fr unknown
- 1988-11-18 ZA ZA888638A patent/ZA888638B/xx unknown
- 1988-11-18 OA OA59473A patent/OA08927A/xx unknown
- 1988-11-18 AU AU25660/88A patent/AU609213B2/en not_active Ceased
- 1988-11-18 CA CA000583434A patent/CA1311544C/en not_active Expired - Lifetime
- 1988-11-21 JP JP63295867A patent/JPH022241A/ja active Pending
- 1988-11-21 TR TR86088A patent/TR23854A/xx unknown
Also Published As
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|---|---|
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| ATE84177T1 (de) | 1993-01-15 |
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