JPH0222422B2 - - Google Patents
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- Publication number
- JPH0222422B2 JPH0222422B2 JP58117492A JP11749283A JPH0222422B2 JP H0222422 B2 JPH0222422 B2 JP H0222422B2 JP 58117492 A JP58117492 A JP 58117492A JP 11749283 A JP11749283 A JP 11749283A JP H0222422 B2 JPH0222422 B2 JP H0222422B2
- Authority
- JP
- Japan
- Prior art keywords
- window
- word
- bit
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Description
(1) 発明の技術分野
本発明は２値画像データをシフトして３×３ウ
インドウ発生回路に入力し、そのウインドウ内の
アドレスに対応するデータの論理演算を行なう際
の処理を、ワード毎に各ビツト並列に行なうよう
にした２値画像並列演算回路に関するものであ
る。 (2) 従来技術と問題点 従来、２値画像データをシフトして３×３ウイ
ンドウ発生回路に入力し、そのウインドウ内アド
レスに対応するデータの論理演算を行なう場合の
方式には第１表に示す３方式が考えられる。
インドウ発生回路に入力し、そのウインドウ内の
アドレスに対応するデータの論理演算を行なう際
の処理を、ワード毎に各ビツト並列に行なうよう
にした２値画像並列演算回路に関するものであ
る。 (2) 従来技術と問題点 従来、２値画像データをシフトして３×３ウイ
ンドウ発生回路に入力し、そのウインドウ内アド
レスに対応するデータの論理演算を行なう場合の
方式には第１表に示す３方式が考えられる。
【表】
同表に示すように、そのモジユール構成はメモ
リモジユール，バスインタフエース，演算モジユ
ールに３区分され、方式ではメモリモジユー
ル，バスインタフエースがビツト構成となりそれ
ぞれに固有となるから汎用性がない。方式では
メモリモジユールはワードメモリであるが、バス
インタフエースはビツト転送であるからここで汎
用性がなく、かつメモリモジユールの構成が並直
列変換等を行なう必要があるため複雑になる。方
式ではメモリモジユール，バスインタフエース
がワード構成であるから汎用性があるが、演算モ
ジユールはビツト演算であるからワードデータを
ビツトに変換して演算を行なうため、ワード内ビ
ツト数倍の速度で演算を行なわなければならない
という問題点があつた。 (3) 発明の目的 本発明の目的は２値画像データがワード単位で
入力されて３×３ウインドウ内のアドレスに対応
するデータの論理演算を行なう際の処理を、ワー
ド毎に各ビツト並列に行なうようにした２値画像
並列演算回路を提供することである。 (4) 発明の構成 前記目的を達成するため、本発明の２値画像並
列演算回路は複数の縦続接続したシフトレジスタ
より成り、２値画像データをワード単位で入力し
て順次シフトし、３行分の画像データ位置から処
理すべきワードの各ビツト毎に、各ビツトを中心
とする複数近傍の画素アドレスを同時に出力する
３×３ウインドウ発生回路と、該３×３ウインド
ウ発生回路から出力されるウインドウ内画素アド
レスによりワードの各ビツト毎にウインドウ内の
論理演算結果を格納する内部メモリ回路を具え、
１実行サイクル毎にワード内複数ビツトに対応す
るウインドウ内の論理演算結果を前記内部メモリ
回路から同時に読出し、並列に出力することを特
徴とするものである。 (5) 発明の実施例 第１図は本発明の原理説明図である。同図にお
いて、２値画像データをメモリモジユールに入力
して、３行分の画像データ位置から３×３画素ウ
インドウのアドレスを出力する場合の具体例を示
す。 すなわち、１ワードが８ビツト単位で１行分40
画素でアドレス番号順にシフトさせる。従来、３
行分の画像データが揃つた時、対象ビツトを中心
とする３×３画素のウインドウを設定し、同図ｃ
に示すように、中心アドレスA8に対する複数近
傍のアドレスA0〜A7の論理演算を行なうことに
より画像の輪郭線の方向を判定する方法が用いら
れる。従来は各行１ビツト毎にウインドウを適用
して判定を行なつていたが、前述のように時間が
かかり汎用性がない。 そこで、本発明では同図ａに示すように、１ワ
ード８ビツトのアドレス１〜８のそれぞれのウイ
ンドウ1′〜8′を上位から下位に設定し、８組を並
列処理するようにしたものである。従つて、１ビ
ツトのウインドウ処理毎に１実行サイクル要した
ものが、同図ｂに示すように、１ワード８ビツト
のウインドウ処理を並列処理できるから８倍の演
算処理速度が得られる。 そのため、２値画像データを１ワード８ビツト
単位でクロツク毎に縦続接続したレジスタに格納
しておき、１ワードの各ビツトに対応するウイン
ドウ内のアドレスに関連する３行分のデータから
必要なアドレスを選択して、このアドレスに対応
して内部メモリにワードの各ビツト毎にウインド
ウ内のA0〜A8対応のデータすなわち論理演算結
果をウインドテーブルとして格納し、クロツク毎
にワードの各ビツト並列にウインドウ内の論理演
算結果を出力するものである。 第２図は上述の原理図に従う本発明の実施例の
概略構成図である。 同図は、Ｎビツト並列論理演算回路のブロツク
図を示す。以下構成部分を示す番号をアドレスと
区別するため１，２，…のように丸印数字で示
す。同図において、前段のポート出力端からの１
ワードＮビツトの２値画像データと１ビツトの外
部メモリデータを入力バツフア１を介して、並列
演算回路２内の３×３ウインドウ発生回路３と内
部メモリ回路４に入力するとともに、それぞれに
対して各行分のデータを制御するバツフアメモリ
アドレスとウインドウ内データを格納する内部メ
モリアドレスを入力しアクセスを行なう。 ３×３ウインドウ発生回路３は縦続接続された
複数レジスタより成り、クロツク毎にＮビツトず
つが並列シフトする。これらの３行分の各レジス
タの出力アドレスを、内部メモリ回路４に送りこ
れらのアドレスによりワード内の各ビツト毎にウ
インドウ内のアドレス対応データを選択してデー
タテーブルとして格納し、１実行サイクル毎に、
ワードのＮビツトのウインドウ内のデータを並列
にシフトして出力バツフア５に出力する。 第３図は本発明の実施例の構成説明図である。
同図においては、１ワード８ビツトのデータを例
にした３×３ウインドウ発生回路３と内部メモリ
回路４の構成を示すものである。 図中、８ビツトの２値画像データは縦続接続さ
れたレジスタ（REG）群の先頭から入力する。
REG１１〜１３は最新の行の24ビツトのデータ
を保持するレジスタであり、これらの出力は３行
目のアドレス出力を与える。次に２行目のデータ
を記憶するラインバツフアメモリ（RAM）２１
を介したREG１４〜１６は、１行おくれの２行
目の24ビツトデータを保持しておくレジスタであ
る。同様に１行目のデータを記憶するラインバツ
フアメモリ（RAM）２２を介したREG１７〜１
９は、２行おくれの１行目の24ビツトのデータを
保持しておくレジスタである。なおRAM２１〜
２２に対してバツフアメモリアドレスが供給され
１，２行分のデータの転送制御が行なわれる。 これらのRAM２２，RAM２１およびREG１
１〜１３のクロツク毎の出力アドレスをマルチプ
レクサ２３〜３０に送り、ワードの各ビツトのウ
インドウ内のアドレスとこれに対応する内部メモ
リアドレスとを切換えるものである。 この対応がとれた場合、この内部メモリアドレ
スＡにより内部メモリデータを格納した内部メモ
リ（RAM）３１〜３８からデータを読出す。こ
のデータは論理演算結果のデータである。これら
のRAM３１〜３８からのデータを並列にREG２
０に格納し、それぞれのウインドウ内データを順
次出力する。このように従来、１実行サイクルに
おいて１ビツトのウインドウ内データがシフトさ
れ出力するのに対し、本発明では１ワード８ビツ
トのウインドウ内データがシフトされ並列に出力
するもので、８倍の処理速得が得られる。 第４図ａ〜ｃは第３図の要部の詳細説明図であ
る。 同図ａは３×３ウインドウ発生回路３の具体回
路の１例を示し、図中の番号は第３図の番号に対
応している。同図ｂは内部メモリRAM３１〜３
８の演算動作を示すものであり、同図ｃに示すワ
ード内のビツトに対応するウインドウ内のアドレ
スA0〜A7を同図ａの３×３ウインドウ発生回路
から得るように構成される。すなわち、同図ｂは
第１図ａにおいて、１ワード８ビツトがA8；49
〜56の場合の各ビツトを中心とするウインドウ内
のA0〜A8のデータテーブルを並べたものである。 そして、ワード内各ビツト対応に８ビツト並列
にREG２０に転送され、A0から順次A8までの論
理演算結果がシフトして出力される。 第２表は第４図ａにおけるREG１１〜１９と
REG２０で各クロツクにより得られるデータを
示している。すなわち、第１クロツクREG１１
で１ワード１〜８、以下順次シフトされ、第５ク
ロツクで１行が終り、次の３クロツク遅れて第８
クロツクで始めてREG２０に１ワード１〜８が
出力される。以下クロツク毎に１ワードずつ出力
されていき、第４図ｂで例示したワード49〜56は
第14クロツク
リモジユール，バスインタフエース，演算モジユ
ールに３区分され、方式ではメモリモジユー
ル，バスインタフエースがビツト構成となりそれ
ぞれに固有となるから汎用性がない。方式では
メモリモジユールはワードメモリであるが、バス
インタフエースはビツト転送であるからここで汎
用性がなく、かつメモリモジユールの構成が並直
列変換等を行なう必要があるため複雑になる。方
式ではメモリモジユール，バスインタフエース
がワード構成であるから汎用性があるが、演算モ
ジユールはビツト演算であるからワードデータを
ビツトに変換して演算を行なうため、ワード内ビ
ツト数倍の速度で演算を行なわなければならない
という問題点があつた。 (3) 発明の目的 本発明の目的は２値画像データがワード単位で
入力されて３×３ウインドウ内のアドレスに対応
するデータの論理演算を行なう際の処理を、ワー
ド毎に各ビツト並列に行なうようにした２値画像
並列演算回路を提供することである。 (4) 発明の構成 前記目的を達成するため、本発明の２値画像並
列演算回路は複数の縦続接続したシフトレジスタ
より成り、２値画像データをワード単位で入力し
て順次シフトし、３行分の画像データ位置から処
理すべきワードの各ビツト毎に、各ビツトを中心
とする複数近傍の画素アドレスを同時に出力する
３×３ウインドウ発生回路と、該３×３ウインド
ウ発生回路から出力されるウインドウ内画素アド
レスによりワードの各ビツト毎にウインドウ内の
論理演算結果を格納する内部メモリ回路を具え、
１実行サイクル毎にワード内複数ビツトに対応す
るウインドウ内の論理演算結果を前記内部メモリ
回路から同時に読出し、並列に出力することを特
徴とするものである。 (5) 発明の実施例 第１図は本発明の原理説明図である。同図にお
いて、２値画像データをメモリモジユールに入力
して、３行分の画像データ位置から３×３画素ウ
インドウのアドレスを出力する場合の具体例を示
す。 すなわち、１ワードが８ビツト単位で１行分40
画素でアドレス番号順にシフトさせる。従来、３
行分の画像データが揃つた時、対象ビツトを中心
とする３×３画素のウインドウを設定し、同図ｃ
に示すように、中心アドレスA8に対する複数近
傍のアドレスA0〜A7の論理演算を行なうことに
より画像の輪郭線の方向を判定する方法が用いら
れる。従来は各行１ビツト毎にウインドウを適用
して判定を行なつていたが、前述のように時間が
かかり汎用性がない。 そこで、本発明では同図ａに示すように、１ワ
ード８ビツトのアドレス１〜８のそれぞれのウイ
ンドウ1′〜8′を上位から下位に設定し、８組を並
列処理するようにしたものである。従つて、１ビ
ツトのウインドウ処理毎に１実行サイクル要した
ものが、同図ｂに示すように、１ワード８ビツト
のウインドウ処理を並列処理できるから８倍の演
算処理速度が得られる。 そのため、２値画像データを１ワード８ビツト
単位でクロツク毎に縦続接続したレジスタに格納
しておき、１ワードの各ビツトに対応するウイン
ドウ内のアドレスに関連する３行分のデータから
必要なアドレスを選択して、このアドレスに対応
して内部メモリにワードの各ビツト毎にウインド
ウ内のA0〜A8対応のデータすなわち論理演算結
果をウインドテーブルとして格納し、クロツク毎
にワードの各ビツト並列にウインドウ内の論理演
算結果を出力するものである。 第２図は上述の原理図に従う本発明の実施例の
概略構成図である。 同図は、Ｎビツト並列論理演算回路のブロツク
図を示す。以下構成部分を示す番号をアドレスと
区別するため１，２，…のように丸印数字で示
す。同図において、前段のポート出力端からの１
ワードＮビツトの２値画像データと１ビツトの外
部メモリデータを入力バツフア１を介して、並列
演算回路２内の３×３ウインドウ発生回路３と内
部メモリ回路４に入力するとともに、それぞれに
対して各行分のデータを制御するバツフアメモリ
アドレスとウインドウ内データを格納する内部メ
モリアドレスを入力しアクセスを行なう。 ３×３ウインドウ発生回路３は縦続接続された
複数レジスタより成り、クロツク毎にＮビツトず
つが並列シフトする。これらの３行分の各レジス
タの出力アドレスを、内部メモリ回路４に送りこ
れらのアドレスによりワード内の各ビツト毎にウ
インドウ内のアドレス対応データを選択してデー
タテーブルとして格納し、１実行サイクル毎に、
ワードのＮビツトのウインドウ内のデータを並列
にシフトして出力バツフア５に出力する。 第３図は本発明の実施例の構成説明図である。
同図においては、１ワード８ビツトのデータを例
にした３×３ウインドウ発生回路３と内部メモリ
回路４の構成を示すものである。 図中、８ビツトの２値画像データは縦続接続さ
れたレジスタ（REG）群の先頭から入力する。
REG１１〜１３は最新の行の24ビツトのデータ
を保持するレジスタであり、これらの出力は３行
目のアドレス出力を与える。次に２行目のデータ
を記憶するラインバツフアメモリ（RAM）２１
を介したREG１４〜１６は、１行おくれの２行
目の24ビツトデータを保持しておくレジスタであ
る。同様に１行目のデータを記憶するラインバツ
フアメモリ（RAM）２２を介したREG１７〜１
９は、２行おくれの１行目の24ビツトのデータを
保持しておくレジスタである。なおRAM２１〜
２２に対してバツフアメモリアドレスが供給され
１，２行分のデータの転送制御が行なわれる。 これらのRAM２２，RAM２１およびREG１
１〜１３のクロツク毎の出力アドレスをマルチプ
レクサ２３〜３０に送り、ワードの各ビツトのウ
インドウ内のアドレスとこれに対応する内部メモ
リアドレスとを切換えるものである。 この対応がとれた場合、この内部メモリアドレ
スＡにより内部メモリデータを格納した内部メモ
リ（RAM）３１〜３８からデータを読出す。こ
のデータは論理演算結果のデータである。これら
のRAM３１〜３８からのデータを並列にREG２
０に格納し、それぞれのウインドウ内データを順
次出力する。このように従来、１実行サイクルに
おいて１ビツトのウインドウ内データがシフトさ
れ出力するのに対し、本発明では１ワード８ビツ
トのウインドウ内データがシフトされ並列に出力
するもので、８倍の処理速得が得られる。 第４図ａ〜ｃは第３図の要部の詳細説明図であ
る。 同図ａは３×３ウインドウ発生回路３の具体回
路の１例を示し、図中の番号は第３図の番号に対
応している。同図ｂは内部メモリRAM３１〜３
８の演算動作を示すものであり、同図ｃに示すワ
ード内のビツトに対応するウインドウ内のアドレ
スA0〜A7を同図ａの３×３ウインドウ発生回路
から得るように構成される。すなわち、同図ｂは
第１図ａにおいて、１ワード８ビツトがA8；49
〜56の場合の各ビツトを中心とするウインドウ内
のA0〜A8のデータテーブルを並べたものである。 そして、ワード内各ビツト対応に８ビツト並列
にREG２０に転送され、A0から順次A8までの論
理演算結果がシフトして出力される。 第２表は第４図ａにおけるREG１１〜１９と
REG２０で各クロツクにより得られるデータを
示している。すなわち、第１クロツクREG１１
で１ワード１〜８、以下順次シフトされ、第５ク
ロツクで１行が終り、次の３クロツク遅れて第８
クロツクで始めてREG２０に１ワード１〜８が
出力される。以下クロツク毎に１ワードずつ出力
されていき、第４図ｂで例示したワード49〜56は
第14クロツク
【表】
【表】
で出力される。
(6) 発明の効果
以上説明したように、本発明によれば、３×３
ウインドウ発生回路と内部メモリ回路とを具え、
１ワードのビツトを中心とする３×３画素の論理
演算を１ワード単位の並列処理により、従来のワ
ード内のビツト数倍の処理速度が得られ、かつワ
ード単位で行なうから充分の汎用性も得られる。
ウインドウ発生回路と内部メモリ回路とを具え、
１ワードのビツトを中心とする３×３画素の論理
演算を１ワード単位の並列処理により、従来のワ
ード内のビツト数倍の処理速度が得られ、かつワ
ード単位で行なうから充分の汎用性も得られる。
第１図ａ〜ｃは本発明の原理説明図、第２図は
本発明の概略構成図、第３図は本発明の実施例の
構成説明図、第４図ａ〜ｃは第３図の実施例の要
部の詳細説明図であり、図中、１は入力バツフ
ア、２は並列演算回路、３は３×３ウインドウ発
生回路、４は内部メモリ回路、５は出力バツフ
ア、１１〜１９，２０はレジスタ、２１，２２，
３１〜３９はメモリ、２３〜３０はマルチプレク
サを示す。
本発明の概略構成図、第３図は本発明の実施例の
構成説明図、第４図ａ〜ｃは第３図の実施例の要
部の詳細説明図であり、図中、１は入力バツフ
ア、２は並列演算回路、３は３×３ウインドウ発
生回路、４は内部メモリ回路、５は出力バツフ
ア、１１〜１９，２０はレジスタ、２１，２２，
３１〜３９はメモリ、２３〜３０はマルチプレク
サを示す。
Claims (1)
- 【特許請求の範囲】 １ 複数の縦続接続したシフトレジスタより成
り、２値画像データをワード単位で入力して順次
シフトし、３行分の画像データ位置から処理すべ
きワードの各ビツト毎に、各ビツトを中心とする
複数近傍の画素アドレスを同時に出力する３×３
ウインドウ発生回路と、 該３×３ウインドウ発生回路から出力されるウ
インドウ内画素アドレスによりワードの各ビツト
毎にウインドウ内の論理演算結果を格納する内部
メモリ回路を具え、 １実行サイクル毎にワード内複数ビツトに対応
するウインドウ内の論理演算結果を前記内部メモ
リ回路から同時に読出し、並列に出力することを
特徴とする２値画像並列演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117492A JPS608984A (ja) | 1983-06-29 | 1983-06-29 | ２値画像並列演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117492A JPS608984A (ja) | 1983-06-29 | 1983-06-29 | ２値画像並列演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608984A JPS608984A (ja) | 1985-01-17 |
| JPH0222422B2 true JPH0222422B2 (ja) | 1990-05-18 |
Family
ID=14713062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117492A Granted JPS608984A (ja) | 1983-06-29 | 1983-06-29 | ２値画像並列演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608984A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583057A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 画像処理制御方式 |
-
1983
- 1983-06-29 JP JP58117492A patent/JPS608984A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS608984A (ja) | 1985-01-17 |
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