JPH0193868A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0193868A JPH0193868A JP62251269A JP25126987A JPH0193868A JP H0193868 A JPH0193868 A JP H0193868A JP 62251269 A JP62251269 A JP 62251269A JP 25126987 A JP25126987 A JP 25126987A JP H0193868 A JPH0193868 A JP H0193868A
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- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000003340 mental effect Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１ワードがＮビット （Ｎは整数）で構成され
るデータを２次元の配列状に格納したメモリをワード単
位でリード・ライトするデータ処理装置に関し、特にメ
モリ上に展開された画像データのいわゆるラスク演算を
高速に実行するデータ処理装置に関する。
るデータを２次元の配列状に格納したメモリをワード単
位でリード・ライトするデータ処理装置に関し、特にメ
モリ上に展開された画像データのいわゆるラスク演算を
高速に実行するデータ処理装置に関する。
従来の技術
近年、ワードプロセッサやイメージ・ワークステーショ
ン等、文章や画像を簡便に編集できる装置が普及して来
ている。これらの装置に必要な機能としていわゆるラス
ク演算が重要視されて来ている。ラスク演算とは、メモ
リ上に２次元のビット・イメージで展開された画像デー
タをある領域から別の領域に転送する際の論理演算をい
う。これらの領域は一般に矩形゛であり、従来のマスク
演算は次のようにして行われていた。
ン等、文章や画像を簡便に編集できる装置が普及して来
ている。これらの装置に必要な機能としていわゆるラス
ク演算が重要視されて来ている。ラスク演算とは、メモ
リ上に２次元のビット・イメージで展開された画像デー
タをある領域から別の領域に転送する際の論理演算をい
う。これらの領域は一般に矩形゛であり、従来のマスク
演算は次のようにして行われていた。
画像データの転送元領域をＳ ＲＣ（ＳＯ［ＩＲＣＥ）
領域、転送先領域をＤ Ｓ Ｔ （ＤＥＳＴＩＮＡＴＩ
ＯＮ）領域と呼ぶことにする。このＳＲＣ領域をＤＳＴ
領域に転送する際、まずＳＲＣ領域の１ワードのデータ
Ａをリードし、続いてこのワードを転送すべきＤＳＴ領
域の１ワードのデータＢをリードする。ここでデータＡ
とデータＢを論理演算し、得られたデータをＤＳＴ領域
のもとのワードに書き戻す。論理演算の種類としてはＡ
ＮＤ （論理積）、ＯＲ（論理和）、Ｘ０Ｒ（排他的論
理和） 、ＲＥＰＬＡＣＥ（ＳＲＣ領域のデータをその
ままＤＳＴ領域に書き込む）などが選択できる。このよ
うな処理をＳＲＣ領域、ＤＳＴ領域の全ワードについて
行う。
領域、転送先領域をＤ Ｓ Ｔ （ＤＥＳＴＩＮＡＴＩ
ＯＮ）領域と呼ぶことにする。このＳＲＣ領域をＤＳＴ
領域に転送する際、まずＳＲＣ領域の１ワードのデータ
Ａをリードし、続いてこのワードを転送すべきＤＳＴ領
域の１ワードのデータＢをリードする。ここでデータＡ
とデータＢを論理演算し、得られたデータをＤＳＴ領域
のもとのワードに書き戻す。論理演算の種類としてはＡ
ＮＤ （論理積）、ＯＲ（論理和）、Ｘ０Ｒ（排他的論
理和） 、ＲＥＰＬＡＣＥ（ＳＲＣ領域のデータをその
ままＤＳＴ領域に書き込む）などが選択できる。このよ
うな処理をＳＲＣ領域、ＤＳＴ領域の全ワードについて
行う。
発明が解決しようとする問題点
ところで、上述したような従来のマスク演算では第３図
に示したような２箇所のＳＲＣ領域と１つのＤＳＴ領域
を対象するマスク演算を行うためには、一般につぎの３
段階の処理を行わなければならなかった。なお、第３図
において黒の部分は” １ ” 、白の部分は０″が対
応するメモリに書き込まれているとする。
に示したような２箇所のＳＲＣ領域と１つのＤＳＴ領域
を対象するマスク演算を行うためには、一般につぎの３
段階の処理を行わなければならなかった。なお、第３図
において黒の部分は” １ ” 、白の部分は０″が対
応するメモリに書き込まれているとする。
第１段階：第１ＳＲＣ領域の反転データとＤＳＴ領域を
ＡＮＤＬで結果を第１ワー ク領域に格納する。
ＡＮＤＬで結果を第１ワー ク領域に格納する。
第２段階：第１ＳＲＣ領域と第２３ＲＣ領域をＡ Ｎ
Ｄ Ｌで結果を第２ワーク領域に格納する。
Ｄ Ｌで結果を第２ワーク領域に格納する。
第３段階；第１ワーク領域と第２ワーク領域をＯＲして
結果をＤＳＴ領域に格納す る。
結果をＤＳＴ領域に格納す る。
ここで、→−り領域は、メモリ上の矩形領域で、ＳＲＣ
領域やＤＳＴ領域とは別に用意しておく。
領域やＤＳＴ領域とは別に用意しておく。
これら３つの段階の処理のために、１つの矩形領域のワ
ード数をＭとすると、６Ｍワードのリードと３Ｍワード
のライト、合計９Ｍ回ものメモリ・アクセスを必要とし
た。
ード数をＭとすると、６Ｍワードのリードと３Ｍワード
のライト、合計９Ｍ回ものメモリ・アクセスを必要とし
た。
このように、第１ＳＲＣ領域のデータで定義された任意
形状の領域だけをモディファイする処理は、基本的な矩
形領域のマスク演算の発展形として重要視されているの
にもかかわらず、処理が低速であるという問題があった
。
形状の領域だけをモディファイする処理は、基本的な矩
形領域のマスク演算の発展形として重要視されているの
にもかかわらず、処理が低速であるという問題があった
。
そこで、本発明は、マスク演算を高速処理できるデータ
処理装置を提供せんとするものである。
処理装置を提供せんとするものである。
問題点を解決するための手段
本発明によるならば、１ワードがＮビット（Ｎは正の整
数）で構成されるデータを２次元の配列状に格納したメ
モリを前記ワード単位でリード・ライトするデ・−り処
理装置において、前記メモリ内の少なくとも３箇所の任
意の領域に対応する３種類のアドレスを順次発生してデ
ータを読み出すリード手段と、前記リード手段１ごより
前記３種頚のアドレスに対応して読み出された各Ｎビッ
トのデータを格納する第１、第２、第３の記憶手段と、
前記第１の記憶手段の記憶データと前記第２の記憶手段
の記憶データの演算をｎ個（ｎはｎ≦Ｎの正の整数）の
パートに分割し、前記各パートの演算種類をそれぞれ独
立に定めて実行する演算手段とを有し、前記演算手段は
、各パートの前記演算種類をあらかじめ備えた複数の演
算種類の中から、前記第３の記憶手段の記憶データによ
って選択することを特徴とするデータ処理装置が提供さ
れる。
数）で構成されるデータを２次元の配列状に格納したメ
モリを前記ワード単位でリード・ライトするデ・−り処
理装置において、前記メモリ内の少なくとも３箇所の任
意の領域に対応する３種類のアドレスを順次発生してデ
ータを読み出すリード手段と、前記リード手段１ごより
前記３種頚のアドレスに対応して読み出された各Ｎビッ
トのデータを格納する第１、第２、第３の記憶手段と、
前記第１の記憶手段の記憶データと前記第２の記憶手段
の記憶データの演算をｎ個（ｎはｎ≦Ｎの正の整数）の
パートに分割し、前記各パートの演算種類をそれぞれ独
立に定めて実行する演算手段とを有し、前記演算手段は
、各パートの前記演算種類をあらかじめ備えた複数の演
算種類の中から、前記第３の記憶手段の記憶データによ
って選択することを特徴とするデータ処理装置が提供さ
れる。
作用
上記した本発明によるデータ転送装置の動作を第３図を
例に説明する。
例に説明する。
上記した本発明によるデータ転送装置においては、ＲＥ
ＰＬＡＣＥの論理演算に先だって第１ＳＲＣ領域からデ
ータを読んで、前記第３の記憶手段に格納しておく。こ
のデータをマスク・データと呼ぶ。次に、マスク・デー
タの内容によって、第１及び第２の記憶手段に格納した
第２３ＲＣ領域とＤＳＴ領域の各ビットの論理演算の種
類を変える。
ＰＬＡＣＥの論理演算に先だって第１ＳＲＣ領域からデ
ータを読んで、前記第３の記憶手段に格納しておく。こ
のデータをマスク・データと呼ぶ。次に、マスク・デー
タの内容によって、第１及び第２の記憶手段に格納した
第２３ＲＣ領域とＤＳＴ領域の各ビットの論理演算の種
類を変える。
すなわち、マスク・データの各ビットを参照し、“１″
であれば論理演算をＲＥＰＬＡＣＥとし、０”であれば
ＮＯＰ （Ｄ’ＳＴ領域のデータをそのまま書きもどす
）とする。このような処理によって、従来９Ｍ回必要だ
ったメモリ・アクセス回数を４Ｍ回に削減することがで
きる。
であれば論理演算をＲＥＰＬＡＣＥとし、０”であれば
ＮＯＰ （Ｄ’ＳＴ領域のデータをそのまま書きもどす
）とする。このような処理によって、従来９Ｍ回必要だ
ったメモリ・アクセス回数を４Ｍ回に削減することがで
きる。
従って、第３図の例では、基本的な処理を、論理演算を
ＲＥＰＬＡＣＥとした第２３ＲＣ領域からＤＳＴ領域へ
の転送として、その転送を第１ＳＲＣ領域のデータによ
りマスク処理をする。それ故、マスク処理をしなければ
結果は第２３ＲＣ領域のパターンと同じになる。
ＲＥＰＬＡＣＥとした第２３ＲＣ領域からＤＳＴ領域へ
の転送として、その転送を第１ＳＲＣ領域のデータによ
りマスク処理をする。それ故、マスク処理をしなければ
結果は第２３ＲＣ領域のパターンと同じになる。
このように、本発明は、マスク演算そのものに“マスク
処理″′の概念を導入して、従来のような３段階に分割
されていた処理を１度で行うことにより、メモリ・アク
セス回数を最小にして、任意形状領域のマスク演算を高
速に実行することができる。
処理″′の概念を導入して、従来のような３段階に分割
されていた処理を１度で行うことにより、メモリ・アク
セス回数を最小にして、任意形状領域のマスク演算を高
速に実行することができる。
実施例
次に、本発明のデータ処理装置の実施例を添付図面を参
照して説明する。
照して説明する。
実施例１
第１図は本発明の第１の実施例を示すブロック図である
。
。
第１図に示すデータ処理装置は、メモリ （図示しない
）に対しＳＲＣ領域やＤＳＴ領域のアドレスを発生して
データのリード／ライトを制御するメモリ制御回路１を
具備している。そのメモリ制御回路１には、メモリに対
してアドレスを供給するメモリ・アドレス・バス６と、
メモリとのデータ転送を行うメモリ・データ・バス７と
、メモリからリードしたデータを転送するリード・デー
タ・バス８とが結合されている。そして、リード・デー
タ・バス８には、ＳＲＣ領域のデータを格納しておくＳ
ＲＣレジスタ２と、ＤＳＴＩｉ域のｆ−夕を格納してお
く ＤＳＴレジスタ３と、マスク・データを格納してお
く ＭＡ Ｓ Ｋレジスタ４とが結合されている。
）に対しＳＲＣ領域やＤＳＴ領域のアドレスを発生して
データのリード／ライトを制御するメモリ制御回路１を
具備している。そのメモリ制御回路１には、メモリに対
してアドレスを供給するメモリ・アドレス・バス６と、
メモリとのデータ転送を行うメモリ・データ・バス７と
、メモリからリードしたデータを転送するリード・デー
タ・バス８とが結合されている。そして、リード・デー
タ・バス８には、ＳＲＣ領域のデータを格納しておくＳ
ＲＣレジスタ２と、ＤＳＴＩｉ域のｆ−夕を格納してお
く ＤＳＴレジスタ３と、マスク・データを格納してお
く ＭＡ Ｓ Ｋレジスタ４とが結合されている。
図示のデータ処理装置は、更に、論理演算回路５を有し
ている。この論理演算回路５は、データ・バス１０．１
１．１２をそれぞれ介して、ＳＲＣレジスタ２、ＤＳＴ
レジスタ３、ＭＡＳＫレジスタ４からデータが転送され
、ＳＲＣレジスタ２のデータとＤＳＴレジスタ３のデー
タとに対して、ＭＡＳＫレジスタ４のデータに基づいて
論理演算する論理演算回路５を有している。論理演算回
路５の出力データは、ライト・データ・バス９を介して
メモリ制御回路１へ転送される。
ている。この論理演算回路５は、データ・バス１０．１
１．１２をそれぞれ介して、ＳＲＣレジスタ２、ＤＳＴ
レジスタ３、ＭＡＳＫレジスタ４からデータが転送され
、ＳＲＣレジスタ２のデータとＤＳＴレジスタ３のデー
タとに対して、ＭＡＳＫレジスタ４のデータに基づいて
論理演算する論理演算回路５を有している。論理演算回
路５の出力データは、ライト・データ・バス９を介して
メモリ制御回路１へ転送される。
更に、メモリ制御回路１は、メモリに対してリード要求
信号２０、ライト要求信号２１をそれぞれ出力し、ＳＲ
Ｃレジスタ２、ＤＳＴレジスタ３、ＭＡＳＫレジスタ４
に対してそれぞれデータ・ラッチ信号２２．２３．２４
を出力する。
信号２０、ライト要求信号２１をそれぞれ出力し、ＳＲ
Ｃレジスタ２、ＤＳＴレジスタ３、ＭＡＳＫレジスタ４
に対してそれぞれデータ・ラッチ信号２２．２３．２４
を出力する。
なお、各レジスタ、データ・バスは１６ビツト幅であり
、またメモリ上にはＳＲＣ領域、ＤＳＴ領域、およびマ
スク・データが格納されているＭＡＳＫ領域が任意に設
定できる。メモリの１ワードの構成は、１６画素のデー
タがパックされているいわゆるプレーン構成である。
、またメモリ上にはＳＲＣ領域、ＤＳＴ領域、およびマ
スク・データが格納されているＭＡＳＫ領域が任意に設
定できる。メモリの１ワードの構成は、１６画素のデー
タがパックされているいわゆるプレーン構成である。
動作について詳細に説明する。まず、メモリ制御回路１
があらかじめ設定されたＭＡＳＫ領域の最初のアドレス
をメモリ・アドレス・バス６に出力し、同時にリード要
求信号２０をアクティブにする。すると、メモリから読
み出されたリード・テ゛−夕がメモリ・データ・バス７
を介してメモリ制御回路１に取り込まれる。このデータ
はリード・データ・バス８に出力されＭＡＳＫレジスタ
４にラッチされる。ラッチのタイミングはメモリ制御回
路１からデータ・ラッチ信号２４としてＭＡＳＫレジス
タ４に供給される。
があらかじめ設定されたＭＡＳＫ領域の最初のアドレス
をメモリ・アドレス・バス６に出力し、同時にリード要
求信号２０をアクティブにする。すると、メモリから読
み出されたリード・テ゛−夕がメモリ・データ・バス７
を介してメモリ制御回路１に取り込まれる。このデータ
はリード・データ・バス８に出力されＭＡＳＫレジスタ
４にラッチされる。ラッチのタイミングはメモリ制御回
路１からデータ・ラッチ信号２４としてＭＡＳＫレジス
タ４に供給される。
同様にして、ＳＲＣ領域の最初のアドレスからデータを
リードしＳＲＣレジスタ２に取り込む。
リードしＳＲＣレジスタ２に取り込む。
ＳＲＣレジスタ２のラッチ信号は、やはりメモリ制御回
路１からデータ・ラッチ信号２２として供給される。つ
づいてＤＳＴ領域のデータもＤＳＴレジスタ３に取り込
む。
路１からデータ・ラッチ信号２２として供給される。つ
づいてＤＳＴ領域のデータもＤＳＴレジスタ３に取り込
む。
これら３領域のデータを取り込むとマスク演算を開始す
る。このマスク演算を司どるのは論理演算回路５であり
、この回路の動作を以下の第１表を参照して説明する。
る。このマスク演算を司どるのは論理演算回路５であり
、この回路の動作を以下の第１表を参照して説明する。
第 １ 表 （１）
第１表（２）
第１表は、マスク演算の演算例で、ＭＡＳＫレジスタ４
、ＳＲレジスタ２およびＤＳＴレジスタ３にそれぞれ０
ＦＦＤ＋＋、ＣＣＣＣＨ，６１９（ｈ （Ｈは１６進数
を表わす）がラッチされた場合の演算結果を示しである
。この例では、演算種類が２つあり、第１は、ＭＡＳＫ
レジスタ４のビットのうち“１”であるビット位置の演
算はＲＥＰＬＡＣＥすなわちＳＲＣレジスタ２のデータ
が出力される。第２は、ＭＡＳＫレジスタ４のビットの
うち′０″であるビット位置の演算で、ＮＯＰすなわち
ＤＳＴレジスタ３のデータが出力される。こうして演算
結果６ＣＣＯＨが得られる。
、ＳＲレジスタ２およびＤＳＴレジスタ３にそれぞれ０
ＦＦＤ＋＋、ＣＣＣＣＨ，６１９（ｈ （Ｈは１６進数
を表わす）がラッチされた場合の演算結果を示しである
。この例では、演算種類が２つあり、第１は、ＭＡＳＫ
レジスタ４のビットのうち“１”であるビット位置の演
算はＲＥＰＬＡＣＥすなわちＳＲＣレジスタ２のデータ
が出力される。第２は、ＭＡＳＫレジスタ４のビットの
うち′０″であるビット位置の演算で、ＮＯＰすなわち
ＤＳＴレジスタ３のデータが出力される。こうして演算
結果６ＣＣＯＨが得られる。
さて、論理暗算回路５における演算結果はライト・デー
タ・バス９を介してメモリ制御回路１に人力され、その
後、データはメモリ・データ・バス７、アドレス（ＤＳ
Ｔ領域のアドレス）はメモリ・アドレス・バス６に出力
され、同時にライト要求信号２１がアクティブになる。
タ・バス９を介してメモリ制御回路１に人力され、その
後、データはメモリ・データ・バス７、アドレス（ＤＳ
Ｔ領域のアドレス）はメモリ・アドレス・バス６に出力
され、同時にライト要求信号２１がアクティブになる。
これらの処理をＳＲＣ領域、ＤＳＴ領域、ＭＡＳＫ領域
の全ワードについて行うと第３図に示したような処理画
像が得られる。
の全ワードについて行うと第３図に示したような処理画
像が得られる。
実施例２
次に、本発明の第２の実施例について図面を参照して説
明する。
明する。
第２図は本発明の第２の実施例を示すブロック図である
。
。
第２図のデータ処理装置は、第１図のデータ処理装置に
次の回路を追加したものである。すなわち、第２図のデ
ータ処理装置は、ＭＡＳＫレジスタの１６ビツト・デー
タのうちの４ビツトを選択する選択回路５０と、選択回
路５０から出力された４ビツトのマスク・データを転送
するマスク・データ・バス５１とを具備している。また
、第１図における論理演算回路５の代わりに数値演算回
路５２を備えている。なお、各レジスタ、データ・バス
はマスク・データ・バス５１を除いて１６ビツト幅であ
り、またメモリ上にはＳＲＣ領域、ＤＳＴ領域、および
マスク・データが格納されているＭＡＳＫ領域が任意に
設定できる。メモリの１ワードの構成は、第１の実施例
とは異なり、１画素４ビツトが４画素パックされている
いわゆるピクセル構成である。
次の回路を追加したものである。すなわち、第２図のデ
ータ処理装置は、ＭＡＳＫレジスタの１６ビツト・デー
タのうちの４ビツトを選択する選択回路５０と、選択回
路５０から出力された４ビツトのマスク・データを転送
するマスク・データ・バス５１とを具備している。また
、第１図における論理演算回路５の代わりに数値演算回
路５２を備えている。なお、各レジスタ、データ・バス
はマスク・データ・バス５１を除いて１６ビツト幅であ
り、またメモリ上にはＳＲＣ領域、ＤＳＴ領域、および
マスク・データが格納されているＭＡＳＫ領域が任意に
設定できる。メモリの１ワードの構成は、第１の実施例
とは異なり、１画素４ビツトが４画素パックされている
いわゆるピクセル構成である。
動作について説明する。ＭＡＳＫ領域、ＳＲＣ領域、Ｄ
ＳＴ領域のアドレスを発生して、メモリから読んだデー
タをＭＡＳＫレジスタ４、ＳＲＣレジスタ２、ＤＳＴレ
ジスタ３に取り込むところまでは第１の実施例と同じで
ある。異なるのは、第１の特徴である取り込んだ３つの
領域のデータの演算の方法である。
ＳＴ領域のアドレスを発生して、メモリから読んだデー
タをＭＡＳＫレジスタ４、ＳＲＣレジスタ２、ＤＳＴレ
ジスタ３に取り込むところまでは第１の実施例と同じで
ある。異なるのは、第１の特徴である取り込んだ３つの
領域のデータの演算の方法である。
第１の実施例では論理演算回路の演算を制御していたの
は、マスク・データの１６ビツト全てだったが、本実施
例の数値演算回路５２の演算を制御するのは１６ビツト
のマスク・データのうち選択回路５０で選択された４ビ
ツトである。最初に選ばれるのはマスク・データの最上
位ビットから４ビツト（ＭＡＳＫレジスタ４のビット位
置が１５〜１２）である。
は、マスク・データの１６ビツト全てだったが、本実施
例の数値演算回路５２の演算を制御するのは１６ビツト
のマスク・データのうち選択回路５０で選択された４ビ
ツトである。最初に選ばれるのはマスク・データの最上
位ビットから４ビツト（ＭＡＳＫレジスタ４のビット位
置が１５〜１２）である。
演算例を以下の第２表に示す。
第２表（２）
第２表（２）
マスク・データが“１″のとき、そのビットが対応する
ＳＲＣ領域の４ビツトが出力され、“０”の時はＤＳＴ
領域の４ビツトが出力される。得られた１６ビツト・デ
ータは第１の実施例と同じ手順でメモリに書込まれる。
ＳＲＣ領域の４ビツトが出力され、“０”の時はＤＳＴ
領域の４ビツトが出力される。得られた１６ビツト・デ
ータは第１の実施例と同じ手順でメモリに書込まれる。
こうして、最初のワードが処理されたが、本実施例の第
２の特徴は次の処理にある。２番目のＭＡＳＫ領域のデ
ータを読まないで、ＳＲＣ領域とＤＳＴ領域のデータだ
けをＳＲＣレジスタ２、ＤＳＴレジスタ３に取り込む。
２の特徴は次の処理にある。２番目のＭＡＳＫ領域のデ
ータを読まないで、ＳＲＣ領域とＤＳＴ領域のデータだ
けをＳＲＣレジスタ２、ＤＳＴレジスタ３に取り込む。
さらに、ＤＳＴレジスタ３をラッチすると同時に、その
データ・ランチ信号２３により選択回路５０は次の４ピ
ツ） （ＭＡＳＫレジスタ４のビット位置が１１〜８
）をマスク・データ・バス５１に出力する。これ以降は
最初のワードの処理と同じである。さらに第３、第４の
ワードの処理も同様にマスク・データの選択を変えて処
理を行う。
データ・ランチ信号２３により選択回路５０は次の４ピ
ツ） （ＭＡＳＫレジスタ４のビット位置が１１〜８
）をマスク・データ・バス５１に出力する。これ以降は
最初のワードの処理と同じである。さらに第３、第４の
ワードの処理も同様にマスク・データの選択を変えて処
理を行う。
この時点で最初に読んだマスク・データを全て参照した
ことになる。従って、第５のワードの処理は最初と同様
にＭＡＳＫ領域のデータの読み込みから始まる。
ことになる。従って、第５のワードの処理は最初と同様
にＭＡＳＫ領域のデータの読み込みから始まる。
これらの処理をＳＲＣ領域、ＤＳＴ領域、ＭＡＳＫ領域
の全ワードについて行うと全ての処理が終了する。
の全ワードについて行うと全ての処理が終了する。
発明の効果
以上述べたように、本発明によれば論理演算を制御する
マスク・データを逐次リードすることにより、任意領域
のマスク演算を高速に実行することができた。これによ
り、ワードプロセッサやイメージ・ワークステーション
はもとより、一般のパーソナル・コンピュータにおける
種々のアプリケーションの処理性能を飛曜的に向上させ
ることができると考えられる。
マスク・データを逐次リードすることにより、任意領域
のマスク演算を高速に実行することができた。これによ
り、ワードプロセッサやイメージ・ワークステーション
はもとより、一般のパーソナル・コンピュータにおける
種々のアプリケーションの処理性能を飛曜的に向上させ
ることができると考えられる。
なお、実施例では１ワードを１６ビツトとしたが、本発
明はこれに制限されるものではない。また第１の実施例
において、論理演算としてＮＯＰとＲＥＰＬＡＣＥを例
示したが、ＡＮＤ、０ＲＳＸＯＲ等をはじめ、ＳＲＣ領
域あるいはＤＳＴ領域からのリード・データを反転して
から論理演算するような高機能の演算回路を備えること
も可能である。
明はこれに制限されるものではない。また第１の実施例
において、論理演算としてＮＯＰとＲＥＰＬＡＣＥを例
示したが、ＡＮＤ、０ＲＳＸＯＲ等をはじめ、ＳＲＣ領
域あるいはＤＳＴ領域からのリード・データを反転して
から論理演算するような高機能の演算回路を備えること
も可能である。
さらに、第２の実施例ではマスク・データのリード回数
を大幅に削減することにより、より一層の性能向上を実
現できた。この第２の実施例における数値演算処理は、
単純なＲＥＰＬＡＣＥを例に掲げたが、マスク・データ
Ｉ１０によりＳＲＣ領域のデータとＤＳＴ領域のデータ
を４ビツトの数値と考えて、種々の比較演算を行うこと
も容易に考えられる。
を大幅に削減することにより、より一層の性能向上を実
現できた。この第２の実施例における数値演算処理は、
単純なＲＥＰＬＡＣＥを例に掲げたが、マスク・データ
Ｉ１０によりＳＲＣ領域のデータとＤＳＴ領域のデータ
を４ビツトの数値と考えて、種々の比較演算を行うこと
も容易に考えられる。
第１図は、マスク演算を高速に実行する本発明によるデ
ータ処理装置の第１の実施例を示すブロック図、 第２図は、マスク演算を高速に実行する本発明によるデ
ータ処理装置の第２の実施例を示すブロック図、 第３図は、マスク演算の具体例を示す図である。 （主な参照番号） １・・メモリ制御回路、 ２・・ＳＲＣレジスク、 ３・・ＤＳＴレジスタ、 ４・・ＭＡＳＫレジスタ、 ５・・論理演算回路、 ６・・メモリ・アドレス・バス、 ７・・メモリ・データ・バス、 ８・・リード・データ・バス、 ９・・ライト・データ・バス、 １０、 １１． １２・・データ・バス、２０・・リー
ド要求信号、 ２１・・ライト要求信号、 ２２、２３．２４・・データ・ラッチ信号、５０・・選
択回路、 ５１・・マスク・データ・バス、 ５２・・数値演算回路
ータ処理装置の第１の実施例を示すブロック図、 第２図は、マスク演算を高速に実行する本発明によるデ
ータ処理装置の第２の実施例を示すブロック図、 第３図は、マスク演算の具体例を示す図である。 （主な参照番号） １・・メモリ制御回路、 ２・・ＳＲＣレジスク、 ３・・ＤＳＴレジスタ、 ４・・ＭＡＳＫレジスタ、 ５・・論理演算回路、 ６・・メモリ・アドレス・バス、 ７・・メモリ・データ・バス、 ８・・リード・データ・バス、 ９・・ライト・データ・バス、 １０、 １１． １２・・データ・バス、２０・・リー
ド要求信号、 ２１・・ライト要求信号、 ２２、２３．２４・・データ・ラッチ信号、５０・・選
択回路、 ５１・・マスク・データ・バス、 ５２・・数値演算回路
Claims (1)
- 【特許請求の範囲】 １ワードがＮビット（Ｎは正の整数）で構成されるデ
ータを２次元の配列状に格納したメモリを前記ワード単
位でリード・ライトするデータ処理装置において、 前記メモリ内の少なくとも３箇所の任意の領域に対応す
る３種類のアドレスを順次発生してデータを読み出すリ
ード手段と、前記リード手段によって前記３種類のアド
レスに対応して読み出された各Ｎビットのデータを格納
する第１、第２、第３の記憶手段と、前記第１の記憶手
段の記憶データと前記第２の記憶手段の記憶データの演
算をｎ個（ｎはｎ≦Ｎの正の整数）のパートに分割し、
前記各パートの演算種類をそれぞれ独立に定めて実行す
る演算手段とを有し、前記演算手段は、各パートの前記
演算種類をあらかじめ備えた複数の演算種類の中から、
前記第３の記憶手段の記憶データによって選択すること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251269A JPH0193868A (ja) | 1987-10-05 | 1987-10-05 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251269A JPH0193868A (ja) | 1987-10-05 | 1987-10-05 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193868A true JPH0193868A (ja) | 1989-04-12 |
| JPH0547867B2 JPH0547867B2 (ja) | 1993-07-19 |
Family
ID=17220278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251269A Granted JPH0193868A (ja) | 1987-10-05 | 1987-10-05 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100401751C (zh) * | 2003-10-02 | 2008-07-09 | 浜松光子学株式会社 | 光检测装置 |
| CN103460182A (zh) * | 2011-04-01 | 2013-12-18 | 英特尔公司 | 使用写掩码将两个源操作数混合进单个目的地的系统、装置和方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619766A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS61264379A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
-
1987
- 1987-10-05 JP JP62251269A patent/JPH0193868A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619766A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS61264379A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100401751C (zh) * | 2003-10-02 | 2008-07-09 | 浜松光子学株式会社 | 光检测装置 |
| CN103460182A (zh) * | 2011-04-01 | 2013-12-18 | 英特尔公司 | 使用写掩码将两个源操作数混合进单个目的地的系统、装置和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547867B2 (ja) | 1993-07-19 |
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Legal Events
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