JPH02224284A - アクテイブマトリクス液晶デイスプレイの形成方法 - Google Patents
アクテイブマトリクス液晶デイスプレイの形成方法Info
- Publication number
- JPH02224284A JPH02224284A JP1043002A JP4300289A JPH02224284A JP H02224284 A JPH02224284 A JP H02224284A JP 1043002 A JP1043002 A JP 1043002A JP 4300289 A JP4300289 A JP 4300289A JP H02224284 A JPH02224284 A JP H02224284A
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- Japan
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- resist
- liquid crystal
- film
- active matrix
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリクス液晶ディスプレイに係り
、特に大面積ディスプレイに好適な表示部の形成法に関
する。
、特に大面積ディスプレイに好適な表示部の形成法に関
する。
従来、多結晶シリコンアクティブマトリクス液晶ディス
プレイの表示部の構造は例えば５ＩＤ８５ＤＩＧＥＳＴ
ｐｐ、 ２８２−２８５に記されている。
プレイの表示部の構造は例えば５ＩＤ８５ＤＩＧＥＳＴ
ｐｐ、 ２８２−２８５に記されている。
ここで第２図に上記で用いられている表示部の断面構造
を示す。第２図において、１０は石英基板、１１は５ｉ
Ｏｚ、１２は真性多結晶シリコン、１３はボロンがドー
プされている多結晶シリコン、１４はＰ Ｓ Ｇ （ｐ
ｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、１５は
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ） 、 １
６はＡＱである。
を示す。第２図において、１０は石英基板、１１は５ｉ
Ｏｚ、１２は真性多結晶シリコン、１３はボロンがドー
プされている多結晶シリコン、１４はＰ Ｓ Ｇ （ｐ
ｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、１５は
ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ） 、 １
６はＡＱである。
上記従来技術、例えば第２図のような表示部の構造だと
マスクは少なくとも５枚必要である。ところで大面積デ
ィスプレイを想定した場合、マスクの位置合わせの問題
は極めて重要課題になる。
マスクは少なくとも５枚必要である。ところで大面積デ
ィスプレイを想定した場合、マスクの位置合わせの問題
は極めて重要課題になる。
従って大面積ディスプレイを形成する場合はできるだけ
マスク数を減らすプロセスを考案する必要がある。
マスク数を減らすプロセスを考案する必要がある。
本発明の目的は従来のアクティブマトリクス液晶ディス
プレイの製造プロセスよりマスク数を減らすプロセスを
発明することにある。
プレイの製造プロセスよりマスク数を減らすプロセスを
発明することにある。
上記目的はアクティブマトリクス液晶ディスプレイの表
示部の形成法において、ａ）ガラス基板上に真性半導体
膜を堆積し、１回のレジスト工程及び１回のエツチング
工程により真性半導体膜をパターニングする ｂ）レジ
スト除去後、ゲート絶縁膜、不透明なゲート電極膜を順
次堆積し、１回のレジスト工程及び複数のエツチング工
程により、不透明なゲート電極膜、ゲート絶縁膜をパタ
ーニングし、レジスト除去後イオン注入する 、ｃ）そ
の後層間絶縁膜を堆積し、１回のレジスト工程及び１回
のエツチング工程により眉間絶縁膜をパターニングする
ｄ）レジスト除去後、不透明な信号電極膜を堆積し、
１回のレジスト工程及び１回のエツチング工程により不
透明な信号電極膜をパターニングする ｅ）レジスト除
去後、ＩＴＯ。
示部の形成法において、ａ）ガラス基板上に真性半導体
膜を堆積し、１回のレジスト工程及び１回のエツチング
工程により真性半導体膜をパターニングする ｂ）レジ
スト除去後、ゲート絶縁膜、不透明なゲート電極膜を順
次堆積し、１回のレジスト工程及び複数のエツチング工
程により、不透明なゲート電極膜、ゲート絶縁膜をパタ
ーニングし、レジスト除去後イオン注入する 、ｃ）そ
の後層間絶縁膜を堆積し、１回のレジスト工程及び１回
のエツチング工程により眉間絶縁膜をパターニングする
ｄ）レジスト除去後、不透明な信号電極膜を堆積し、
１回のレジスト工程及び１回のエツチング工程により不
透明な信号電極膜をパターニングする ｅ）レジスト除
去後、ＩＴＯ。
レジストを順次堆積する ｆ）ガラス基板側から光を照
射することにより、露光される領域のレジストのみ残す
ｇ）その後１回のエツチング工程によりＩＴＯをパタ
ーニングすることにより達成される。
射することにより、露光される領域のレジストのみ残す
ｇ）その後１回のエツチング工程によりＩＴＯをパタ
ーニングすることにより達成される。
上記プロセスだと４マスクでアクティブマトリクス液晶
ディスプレイの表示部が形成できる。よって、総合的な
マスクの位置合わせは従来技術より容易になる。
ディスプレイの表示部が形成できる。よって、総合的な
マスクの位置合わせは従来技術より容易になる。
以下、本発明の一実施例を第１図により説明する。
第１図は本発明の表示部形成法の一プロセス手順を示し
たものである。即ち、ａ）ガラス基板１上に真性多結晶
シリコン膜２を堆積し、１回のレジスト工程及び１回の
エツチング工程により真性多結晶シリコン膜２をパター
ニングする ｂ）レジスト除去後、５ｉＯｚ膜３．Ｃｒ
４を順次堆積し、１回のレジスト工程及び複数のエツチ
ング工程により、Ｃｒ４．Ｓｉ○２膜３をパターニング
し、レジスト除去後Ｐ（リン）のイオン注入する。
たものである。即ち、ａ）ガラス基板１上に真性多結晶
シリコン膜２を堆積し、１回のレジスト工程及び１回の
エツチング工程により真性多結晶シリコン膜２をパター
ニングする ｂ）レジスト除去後、５ｉＯｚ膜３．Ｃｒ
４を順次堆積し、１回のレジスト工程及び複数のエツチ
ング工程により、Ｃｒ４．Ｓｉ○２膜３をパターニング
し、レジスト除去後Ｐ（リン）のイオン注入する。
このことにより真性多結晶シリコン膜２の一部がｎ形多
結晶シリコン膜５になる 、ｃ）その後５ｉＯｚ膜３を
堆積し、１回のレジスト工程及び１回のエツチング工程
により５ｉＯｚ膜３をパターニングする ｄ）レジスト
除去後、ＡＱ６を堆積し、１回のレジスト工程及び１回
のエツチング工程によりＡΩ６をパターニングする ｅ
）レジスト除去後、ＩＴＯ７，レジスト８を順次堆積す
る ｆ）ガラス基板１側から光を照射することにより、
露光される領域のレジスト８のみ残す ｇ）その後１回
のエツチング工程によりＩＴＯ７をパターニングし、そ
の後レジスト８を除去する。
結晶シリコン膜５になる 、ｃ）その後５ｉＯｚ膜３を
堆積し、１回のレジスト工程及び１回のエツチング工程
により５ｉＯｚ膜３をパターニングする ｄ）レジスト
除去後、ＡＱ６を堆積し、１回のレジスト工程及び１回
のエツチング工程によりＡΩ６をパターニングする ｅ
）レジスト除去後、ＩＴＯ７，レジスト８を順次堆積す
る ｆ）ガラス基板１側から光を照射することにより、
露光される領域のレジスト８のみ残す ｇ）その後１回
のエツチング工程によりＩＴＯ７をパターニングし、そ
の後レジスト８を除去する。
即ち、上記手順だと４マスクで液晶ディスプレイの表示
部を形成することができる。よって総合的なマスクの位
置合わせは従来技術より容易になる。
部を形成することができる。よって総合的なマスクの位
置合わせは従来技術より容易になる。
第３図は表示部１ドツト内における第１図（ｇ）の平面
パターンを示したものである０図中において４はＣｒ、
５はｎ形多結晶シリコン膜、６はＡＱ、７はＩＴｏ、９
はコンタクトホールである。
パターンを示したものである０図中において４はＣｒ、
５はｎ形多結晶シリコン膜、６はＡＱ、７はＩＴｏ、９
はコンタクトホールである。
本発明によれば少ないマスク数で液晶ディスプレイが形
成できるので、１）ディスプレイの大面積化、２）ディ
スプレイの高スループット化、３）ディスプレイの低コ
スト化等の効果がある。
成できるので、１）ディスプレイの大面積化、２）ディ
スプレイの高スループット化、３）ディスプレイの低コ
スト化等の効果がある。
第１図は本発明の一実施例の表示部のプロセス手順図、
第２図は従来の表示部の断面図、第３図は本発明の一実
施例の表示部の平面パターン図である。 １・・・ガラス基板、２・・・真性多結晶シリコン膜、
３・・・５ｉＯｚ、４・・・Ｃｒ、５・・・ｎ形多結晶
シリコン膜、６・・・ＡＱ、７・・・ＩＴＯ１８・・・
レジスト、９・・・コンタクトホール、１０・・・石英
基板、１１・・・５１０２．１２・・・真性多結晶シリ
コン、１３・・・ボロンがドープされている多結晶シリ
コン、１４・・・ＰＳＧ。 （ｅ） け） （ｉ） （改） 高λ図
第２図は従来の表示部の断面図、第３図は本発明の一実
施例の表示部の平面パターン図である。 １・・・ガラス基板、２・・・真性多結晶シリコン膜、
３・・・５ｉＯｚ、４・・・Ｃｒ、５・・・ｎ形多結晶
シリコン膜、６・・・ＡＱ、７・・・ＩＴＯ１８・・・
レジスト、９・・・コンタクトホール、１０・・・石英
基板、１１・・・５１０２．１２・・・真性多結晶シリ
コン、１３・・・ボロンがドープされている多結晶シリ
コン、１４・・・ＰＳＧ。 （ｅ） け） （ｉ） （改） 高λ図
Claims (1)
- 【特許請求の範囲】 １、アクティブマトリクス液晶ディスプレイの表示部の
形成法において、ａ）ガラス基板上に真性半導体膜を堆
積し、１回のレジスト工程及び１回のエッチング工程に
より真性半導体膜をパターニングする、ｂ）レジスト除
去後、ゲート絶縁膜、不透明なゲート電極膜を順次堆積
し、１回のレジスト工程及び複数のエッチング工程によ
り、不透明なゲート電極膜、ゲート絶縁膜をパターニン
グし、レジスト除去後イオン注入する、ｃ）その後層間
絶縁膜を堆積し、１回のレジスト工程及び１回のエッチ
ング工程により層間絶縁膜をパターニングする、ｄ）レ
ジスト除去後、不透明な信号電極膜を堆積し、１回のレ
ジスト工程及び１回のエッチング工程により不透明な信
号電極膜をパターニングする、ｅ）レジスト除去後、Ｉ
ＴＯ、レジストを順次堆積する、ｆ）ガラス基板側から
光を照射することにより、露光させる領域のレジストの
み残す、ｇ）その後１回のエッチング工程によりＩＴＯ
をパターニングするプロセスを含むことを特徴とするア
クティブマトリクス液晶ディスプレイの形成方法。 ２、アクティブマトリクス液晶ディスプレイの表示部の
形成法において、走査電極、信号電極は共に不透明材料
を用い、ＩＴＯはレジスト塗布後、露光をガラス基板側
から行うことによりパターニングするプロセスを含むこ
とを特徴とするアクティブマトリクス液晶ディスプレイ
の形成方法。 ３、上記請求範囲１記載の真性半導体膜は多結晶シリコ
ン膜、或いは非晶質シリコン膜であることを特徴とする
アクティブマトリクス液晶ディスプレイの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043002A JPH02224284A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043002A JPH02224284A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224284A true JPH02224284A (ja) | 1990-09-06 |
Family
ID=12651796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043002A Pending JPH02224284A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
-
1989
- 1989-02-27 JP JP1043002A patent/JPH02224284A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6566684B1 (en) | 1994-06-13 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit having a TFT with pixel electrode as auxiliary capacitor |
| US7161178B2 (en) | 1994-06-13 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch |
| US7479657B2 (en) | 1994-06-13 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
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