JPH053136B2 - - Google Patents
Info
- Publication number
- JPH053136B2 JPH053136B2 JP56172689A JP17268981A JPH053136B2 JP H053136 B2 JPH053136 B2 JP H053136B2 JP 56172689 A JP56172689 A JP 56172689A JP 17268981 A JP17268981 A JP 17268981A JP H053136 B2 JPH053136 B2 JP H053136B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- semiconductor layer
- substrate
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、薄膜トランジスタアレイの製造方法
に関する。
に関する。
従来の技術
従来、薄膜トランジスタのアレイを、例えば液
晶デイスプレイやELデイスプレイなどのような
表示パネルを制御したり駆動したりするために利
用することは知られている。本発明の薄膜トラン
ジスタは、寸法上の制限があるシリコン技術の利
用にとつて代る魅力的なものである。多数の薄膜
トランジスタを、所定の寸法範囲内に充分な密度
で作ることができる。薄膜トランジスタ及び関連
の表示パネルの例は米国特許第4040073号明細書
及び同第4042854号明細書に記載されている。
晶デイスプレイやELデイスプレイなどのような
表示パネルを制御したり駆動したりするために利
用することは知られている。本発明の薄膜トラン
ジスタは、寸法上の制限があるシリコン技術の利
用にとつて代る魅力的なものである。多数の薄膜
トランジスタを、所定の寸法範囲内に充分な密度
で作ることができる。薄膜トランジスタ及び関連
の表示パネルの例は米国特許第4040073号明細書
及び同第4042854号明細書に記載されている。
薄膜トランジスタの製造には、金属と半導体と
絶縁体とにくつきりと形成された幾何学パターン
が形成されるのを必要とする。これらが層状に付
着してトランジスタ構造体及び回路としての内部
接続を形成する。前記のパターンはシヤドウマス
クやフオトリトグラフイ法で形成され得る。古典
的な方法である第１の方法は、一連の機械的なマ
スクに依存してパターンの幾何学形状を定め、他
の基本部分を付着物からシールドするものであ
る。第２の方法すなわちフオトリトグラフイ法
は、各素子を高密度に含む広い面積の回路を製造
する場合に経費的に効果のある魅力的なものであ
る。
絶縁体とにくつきりと形成された幾何学パターン
が形成されるのを必要とする。これらが層状に付
着してトランジスタ構造体及び回路としての内部
接続を形成する。前記のパターンはシヤドウマス
クやフオトリトグラフイ法で形成され得る。古典
的な方法である第１の方法は、一連の機械的なマ
スクに依存してパターンの幾何学形状を定め、他
の基本部分を付着物からシールドするものであ
る。第２の方法すなわちフオトリトグラフイ法
は、各素子を高密度に含む広い面積の回路を製造
する場合に経費的に効果のある魅力的なものであ
る。
発明が解決しようとする課題
薄膜トランジスタの各層の境界面が１回の真空
吸引で作られると、適正な特性の素子が作られる
ということは、薄膜トランジスタの分野の当業者
には知られている。特に、薄膜トランジスタの半
導体層との境界をなす層において顕著であること
が知られている。この理由として、半導体層との
境界面を形成する時、清浄にされた表面が、不純
物生成雰囲気や表面劣化雰囲気にさらされない点
が挙げられる。しかし、フオトリトグラフイ技術
が半導体層に隣接する複数の層の製造に使用され
る場合には、１回の真空吸引によつて薄膜トラン
ジスタを得ることは不可能である。従来、多数の
シヤドウマスクが真空装置内で用いられる場合、
真空吸引操作が複数回行われ、１回の真空吸引操
作中に、薄膜トランジスタ素子の幾つかの違う形
状の部分を付着させる。シヤドウマスクを多数使
用すると、例えば、初期資本支出が高くつき、最
終のパネル寸法が小さくなり、製品の解像度が低
いなどの制限を生むので、多くの問題を生ずる。
さらに、第１のシヤドウマスクが基体と付着物質
との間の位置から離れて第２のものが代りに入る
と、許容範囲が非常に小さくなつてしまうので整
合ミスの問題が起こる。従つて、１個の薄膜トラ
ンジスタアレイに１平方インチ（645平方ミリメ
ートル）当たり少なくとも2500個の薄膜トランジ
スタを有する時、その整合の問題は非常に大きな
ものとなる。
吸引で作られると、適正な特性の素子が作られる
ということは、薄膜トランジスタの分野の当業者
には知られている。特に、薄膜トランジスタの半
導体層との境界をなす層において顕著であること
が知られている。この理由として、半導体層との
境界面を形成する時、清浄にされた表面が、不純
物生成雰囲気や表面劣化雰囲気にさらされない点
が挙げられる。しかし、フオトリトグラフイ技術
が半導体層に隣接する複数の層の製造に使用され
る場合には、１回の真空吸引によつて薄膜トラン
ジスタを得ることは不可能である。従来、多数の
シヤドウマスクが真空装置内で用いられる場合、
真空吸引操作が複数回行われ、１回の真空吸引操
作中に、薄膜トランジスタ素子の幾つかの違う形
状の部分を付着させる。シヤドウマスクを多数使
用すると、例えば、初期資本支出が高くつき、最
終のパネル寸法が小さくなり、製品の解像度が低
いなどの制限を生むので、多くの問題を生ずる。
さらに、第１のシヤドウマスクが基体と付着物質
との間の位置から離れて第２のものが代りに入る
と、許容範囲が非常に小さくなつてしまうので整
合ミスの問題が起こる。従つて、１個の薄膜トラ
ンジスタアレイに１平方インチ（645平方ミリメ
ートル）当たり少なくとも2500個の薄膜トランジ
スタを有する時、その整合の問題は非常に大きな
ものとなる。
従つて、本発明の目的は、多数のシヤドウマス
クを使用しないで、多数の層が１回の真空吸引操
作によつて形成される薄膜トランジスタアレイの
製造方法を提供することにある。
クを使用しないで、多数の層が１回の真空吸引操
作によつて形成される薄膜トランジスタアレイの
製造方法を提供することにある。
課題を解決するための手段
かかる目的を達成するため、本発明によれば、
真空中で、基体上に半導体層を形成する工程と、
該半導体層の薄膜トランジスタのチヤネルとなる
領域上にシヤドウマスクを通して絶縁物質から成
る複数の絶縁領域を形成する工程と、該絶縁領域
と半導体層の露出部分との上に導体層を形成する
工程と、このように形成した各層を含む基体を真
空から取り出す工程と、前記導体層に所定パター
ンの開口を有するマスク層をフオトリトグラフイ
で形成する工程と、前記マスク層によつて保護さ
れていない導体層部分を除去して薄膜トランジス
タアレイのソース電極とドレイン電極とソースバ
スを形成する工程と、導体層の部分除去によつて
露出した半導体層部分を除去する工程と、前記マ
スク層を除去する工程と、このようにして形成さ
れた構造体上に絶縁層を形成する工程と、薄膜ト
ランジスタアレイのゲート電極及びゲートバスを
形成する工程とから成ることを特徴とする薄膜ト
ランジスタアレイの製造方法が提供される。
真空中で、基体上に半導体層を形成する工程と、
該半導体層の薄膜トランジスタのチヤネルとなる
領域上にシヤドウマスクを通して絶縁物質から成
る複数の絶縁領域を形成する工程と、該絶縁領域
と半導体層の露出部分との上に導体層を形成する
工程と、このように形成した各層を含む基体を真
空から取り出す工程と、前記導体層に所定パター
ンの開口を有するマスク層をフオトリトグラフイ
で形成する工程と、前記マスク層によつて保護さ
れていない導体層部分を除去して薄膜トランジス
タアレイのソース電極とドレイン電極とソースバ
スを形成する工程と、導体層の部分除去によつて
露出した半導体層部分を除去する工程と、前記マ
スク層を除去する工程と、このようにして形成さ
れた構造体上に絶縁層を形成する工程と、薄膜ト
ランジスタアレイのゲート電極及びゲートバスを
形成する工程とから成ることを特徴とする薄膜ト
ランジスタアレイの製造方法が提供される。
実施例
以下本発明を図面に基づいて詳しく説明する。
第１図において１１は基体を示し、基体１１は、
例えば、ポリメチルメタクリレートやポリエステ
ルやポリカーボネートやポリビニールポリマーな
どのプラスチツク材料、ガラス、セラミツクなど
を含む絶縁物質等で構成され、ある場合には、ア
ルミニウム、銅、錫、クロム、その他の金属導体
物質で作られてもよい。なお、導体物質が基体と
して使われる時は、その表面をはじめに絶縁物質
で覆うことが必要である。
第１図において１１は基体を示し、基体１１は、
例えば、ポリメチルメタクリレートやポリエステ
ルやポリカーボネートやポリビニールポリマーな
どのプラスチツク材料、ガラス、セラミツクなど
を含む絶縁物質等で構成され、ある場合には、ア
ルミニウム、銅、錫、クロム、その他の金属導体
物質で作られてもよい。なお、導体物質が基体と
して使われる時は、その表面をはじめに絶縁物質
で覆うことが必要である。
第１図において、基体１１は、脱脂、洗浄、リ
ンス等の当業界周知の技術で十分に清浄にされ、
次に、基体１１は真空室に挿入され、該室内には
シヤドウマスクを基体と付着される物質との間の
位置に入れたりその位置から出したりするように
移動する手段が設けられている。かかる装置は周
知であるのでこれ以上の説明を省略する。真空室
内での上記処理を通じて種々の層を付着させる適
当な手段としては、真空蒸着やスパツタ等があ
る。
ンス等の当業界周知の技術で十分に清浄にされ、
次に、基体１１は真空室に挿入され、該室内には
シヤドウマスクを基体と付着される物質との間の
位置に入れたりその位置から出したりするように
移動する手段が設けられている。かかる装置は周
知であるのでこれ以上の説明を省略する。真空室
内での上記処理を通じて種々の層を付着させる適
当な手段としては、真空蒸着やスパツタ等があ
る。
真空室は、133.3×10-5Ｎ／m2（10-5トル）以下
の圧力、好ましくは133.3×10-7Ｎ／m2（10-7ト
ル）以下の圧力に真空吸引され、この圧力の下で
半導体層１３が基体１１上に形成される。
の圧力、好ましくは133.3×10-7Ｎ／m2（10-7ト
ル）以下の圧力に真空吸引され、この圧力の下で
半導体層１３が基体１１上に形成される。
第１図に示した実施例において、半導体層１３
は基体１１に直接付着させられている。基体１１
に半導体層１３が付着する清浄な表面を形成する
ため、その半導体層の付着に先立つて、例えばプ
ラズマエツチングやイオンエツチング（イオンミ
リング）等の前処理が施されてもよい。更に、基
体１１の表面には初めに絶縁層１５が付着されて
いてもよく、絶縁物質としては例えば酸化アルミ
ニウム、一酸化珪素、二酸化珪素、フツ化カルシ
ウム、フツ化マグネシウム等が挙げられる。本実
施例では、基体は絶縁物質でも導体物質でもどち
らでもよい。この構造体は第２図に示されてお
り、基体１１には絶縁層１５が付着されており、
絶縁層１５には半導体層１３が付着されている。
その半導体物質としては、例えば、セレン化カド
ミウム、テルル、硫化カドミウム、珪素、ヒ化イ
ンジウム、ヒ化ガリウム、酸化錫、テルル化鉛等
が挙げられる。本明細書に記載された実施例を通
して、半導体層としては薄膜トランジスタの技術
分野において知られている任意の半導体物質を使
用できる。
は基体１１に直接付着させられている。基体１１
に半導体層１３が付着する清浄な表面を形成する
ため、その半導体層の付着に先立つて、例えばプ
ラズマエツチングやイオンエツチング（イオンミ
リング）等の前処理が施されてもよい。更に、基
体１１の表面には初めに絶縁層１５が付着されて
いてもよく、絶縁物質としては例えば酸化アルミ
ニウム、一酸化珪素、二酸化珪素、フツ化カルシ
ウム、フツ化マグネシウム等が挙げられる。本実
施例では、基体は絶縁物質でも導体物質でもどち
らでもよい。この構造体は第２図に示されてお
り、基体１１には絶縁層１５が付着されており、
絶縁層１５には半導体層１３が付着されている。
その半導体物質としては、例えば、セレン化カド
ミウム、テルル、硫化カドミウム、珪素、ヒ化イ
ンジウム、ヒ化ガリウム、酸化錫、テルル化鉛等
が挙げられる。本明細書に記載された実施例を通
して、半導体層としては薄膜トランジスタの技術
分野において知られている任意の半導体物質を使
用できる。
第３図に示す別の実施例においては、基体１１
には初めに導体層１７が付着されており、その導
体層１７には絶縁層１５と半導体層１３が付着さ
れている。
には初めに導体層１７が付着されており、その導
体層１７には絶縁層１５と半導体層１３が付着さ
れている。
第２図および第３図に示した実施例において、
半導体層１３は常に真空室で洗浄な表面上に付着
させられる。従つて、その表面には不純物は存在
しない。良く知られているように、かかる表面は
良好な特性の薄膜トランジスタを作る上に役立つ
ので好ましい。更に、本構造体の特有の利点とし
て各薄膜トランジスタ回路の中にコンデンサを包
含でき、装置の適応性を高めていることがある。
半導体層１３は常に真空室で洗浄な表面上に付着
させられる。従つて、その表面には不純物は存在
しない。良く知られているように、かかる表面は
良好な特性の薄膜トランジスタを作る上に役立つ
ので好ましい。更に、本構造体の特有の利点とし
て各薄膜トランジスタ回路の中にコンデンサを包
含でき、装置の適応性を高めていることがある。
更に、第１図から第３図までの構造体は、どれ
も本発明による方法の同じ段階における構造体を
表わしている。すなわち、半導体層１３は、基体
１１上に直接付着されてもよく、基体１１の上に
絶縁層１５を形成して絶縁層１５の上に半導体層
１３を付着してもよく、更には、基体１１の上に
導体層１７を形成してその上に絶縁層１５を形成
し更にその上に半導体層１３を付着してもよいの
である。
も本発明による方法の同じ段階における構造体を
表わしている。すなわち、半導体層１３は、基体
１１上に直接付着されてもよく、基体１１の上に
絶縁層１５を形成して絶縁層１５の上に半導体層
１３を付着してもよく、更には、基体１１の上に
導体層１７を形成してその上に絶縁層１５を形成
し更にその上に半導体層１３を付着してもよいの
である。
第４図において、半導体層１３の付着後、シヤ
ドウマスクが、半導体層１３を包含する基体１１
の下側に配置され、薄い絶縁層が、シヤドウマス
クを通して半導体層１３の表面に付着され、第４
図に示すように半導体層１３の表面に複数の絶縁
領域１９を形成する。これらの絶縁領域１９は約
200〜2000オングストロームの厚さで付着され、
この厚さは特に約500〜1000オングストロームの
厚さが好ましい。マスクの開口部分すなわち絶縁
領域１９が、薄膜トランジスタアレイの導電チヤ
ネルを定める。
ドウマスクが、半導体層１３を包含する基体１１
の下側に配置され、薄い絶縁層が、シヤドウマス
クを通して半導体層１３の表面に付着され、第４
図に示すように半導体層１３の表面に複数の絶縁
領域１９を形成する。これらの絶縁領域１９は約
200〜2000オングストロームの厚さで付着され、
この厚さは特に約500〜1000オングストロームの
厚さが好ましい。マスクの開口部分すなわち絶縁
領域１９が、薄膜トランジスタアレイの導電チヤ
ネルを定める。
一平方インチ（645平方ミリメートル）あたり
2500個の方形の絶縁領域を付着させるシヤドウマ
スクの一例は、25ミクロン×63.5ミクロンの矩形
開口が508ミクロンのピツチで並ぶ50行×50列の
マトリクスの形状でなる。従つて、このマスク
は、各行に50個の絶縁領域を、各列に50個の絶縁
領域を形成し、一平方インチにつき2500の絶縁領
域を持つアレイを形成することになる。
2500個の方形の絶縁領域を付着させるシヤドウマ
スクの一例は、25ミクロン×63.5ミクロンの矩形
開口が508ミクロンのピツチで並ぶ50行×50列の
マトリクスの形状でなる。従つて、このマスク
は、各行に50個の絶縁領域を、各列に50個の絶縁
領域を形成し、一平方インチにつき2500の絶縁領
域を持つアレイを形成することになる。
絶縁領域１９の付着に続いて、第５図に示すよ
うに、導体層２１が付着される。導体物質として
は、例えば、アルミニウム、銅、金、銀、クロ
ム、インジウム、ニツケル、または、例えばクロ
ム−金−インジウム組成物等、あるいは、インジ
ウムの層に金の層を被覆した層のような導体物質
の多層体が挙げられる。
うに、導体層２１が付着される。導体物質として
は、例えば、アルミニウム、銅、金、銀、クロ
ム、インジウム、ニツケル、または、例えばクロ
ム−金−インジウム組成物等、あるいは、インジ
ウムの層に金の層を被覆した層のような導体物質
の多層体が挙げられる。
次に、第５図の構造体は真空室から除去され
る。フオトリトグラフイ技術が、導体層２１から
ソース電極、ドレイン電極及びソースバスを作る
のに用いられる。これに関し第６図を参照する
と、導体層２１が、ソースバス２３およびドレイ
ン電極２５の部分を除いて全領域から除去され
る。実際には、ホトレジストが第５図の構造体の
表面に均一に塗布される。これは、スピン式コー
テイングやドクターブレード式コーテイングある
いは他のホトレジスト技術で行なうことができ
る。次いで、ホトレジスト物質は写真光学的に露
光されて、ある部分を所定の溶剤に溶けるように
し他の部分を溶けないようにする。ソース−ドレ
イン用のマスクが絶縁領域１９に整合されてソー
ス電極及びドレイン電極の位置を適正に確保す
る。第６図及び第６Ａ図に示す場合において、ソ
ースバス２３とドレイン電極２５とを直接覆つて
いる、ホトレジスト領域が残り、その他のホトレ
ジスト物質は全て除去される。適当なエツチング
液が用いられ、保護されていない導体層２１が除
去され、また、導体層の除去部分の真下にある半
導体層１３も除去される。使われる物質によつて
は、半導体物質には導体物質におけるものとは異
なつたエツチング液を用いることが必要である。
いずれにしても、絶縁領域１９の真上の導体層２
１の領域はエツチングで除去されるが、絶縁領域
１９は真下の半導体層１３を保護して、ソースバ
ス２３とドレイン電極２５との間に導電チヤネル
を形成する。このための適切なホトレジストとし
ては、米国マサチユーセツツ州ニユートンのシー
プレイカンパニーインコーポレイテツド
（Shipley Co，Inc.）から商標名シツプレイ
（Shipley）AZ／350Jとして販売されているもの
がある。この後、ソースバス２３とドレイン電極
２５とを形成する金属を保護するホトレジスト物
質が除去されて、第６図及び第６Ａ図に示す構造
体が形成される。
る。フオトリトグラフイ技術が、導体層２１から
ソース電極、ドレイン電極及びソースバスを作る
のに用いられる。これに関し第６図を参照する
と、導体層２１が、ソースバス２３およびドレイ
ン電極２５の部分を除いて全領域から除去され
る。実際には、ホトレジストが第５図の構造体の
表面に均一に塗布される。これは、スピン式コー
テイングやドクターブレード式コーテイングある
いは他のホトレジスト技術で行なうことができ
る。次いで、ホトレジスト物質は写真光学的に露
光されて、ある部分を所定の溶剤に溶けるように
し他の部分を溶けないようにする。ソース−ドレ
イン用のマスクが絶縁領域１９に整合されてソー
ス電極及びドレイン電極の位置を適正に確保す
る。第６図及び第６Ａ図に示す場合において、ソ
ースバス２３とドレイン電極２５とを直接覆つて
いる、ホトレジスト領域が残り、その他のホトレ
ジスト物質は全て除去される。適当なエツチング
液が用いられ、保護されていない導体層２１が除
去され、また、導体層の除去部分の真下にある半
導体層１３も除去される。使われる物質によつて
は、半導体物質には導体物質におけるものとは異
なつたエツチング液を用いることが必要である。
いずれにしても、絶縁領域１９の真上の導体層２
１の領域はエツチングで除去されるが、絶縁領域
１９は真下の半導体層１３を保護して、ソースバ
ス２３とドレイン電極２５との間に導電チヤネル
を形成する。このための適切なホトレジストとし
ては、米国マサチユーセツツ州ニユートンのシー
プレイカンパニーインコーポレイテツド
（Shipley Co，Inc.）から商標名シツプレイ
（Shipley）AZ／350Jとして販売されているもの
がある。この後、ソースバス２３とドレイン電極
２５とを形成する金属を保護するホトレジスト物
質が除去されて、第６図及び第６Ａ図に示す構造
体が形成される。
薄膜トランジスタアレイを完成させる次の工程
が第７図に示され、この工程では、第６図及び第
６Ａ図の構造体上に薄膜トランジスタのゲート電
極を形成する絶縁層２７を付着させる。これは、
既述のように、当業界で知られた絶縁層の付着技
術、例えば、複数の層が形成された基本を再度真
空装置に設置して蒸着やスパツタリング等によつ
て絶縁層を得ることによつて行える。その真空吸
引中に、導体層が絶縁層２７上に付着される。次
いで、この構造体は真空室から除去され、ソース
バス２３とドレイン電極２５の作成に関連して述
べたフオトリトグラフイー技術によつて、導体層
が所定のパターンに形成されてゲート電極２９と
ゲートバス３１（第８図、第８Ａ図参照）とが形
成される。
が第７図に示され、この工程では、第６図及び第
６Ａ図の構造体上に薄膜トランジスタのゲート電
極を形成する絶縁層２７を付着させる。これは、
既述のように、当業界で知られた絶縁層の付着技
術、例えば、複数の層が形成された基本を再度真
空装置に設置して蒸着やスパツタリング等によつ
て絶縁層を得ることによつて行える。その真空吸
引中に、導体層が絶縁層２７上に付着される。次
いで、この構造体は真空室から除去され、ソース
バス２３とドレイン電極２５の作成に関連して述
べたフオトリトグラフイー技術によつて、導体層
が所定のパターンに形成されてゲート電極２９と
ゲートバス３１（第８図、第８Ａ図参照）とが形
成される。
最後に、完成した薄膜トランジスタ構造体を、
窒素等の非酸化雰囲気中で約10時間約35℃の温度
で加熱することなどによつてアニールすることが
望ましい。
窒素等の非酸化雰囲気中で約10時間約35℃の温度
で加熱することなどによつてアニールすることが
望ましい。
具体例の説明
本発明による具体例において、ガラス基体が真
空装置に配置され、導体層１７（第３図に図示の
ような、1000オングストロームの厚さのアルミニ
ウム層等の導体層）がその基体上に付着される。
導体層の付着に続いて、4000オングストロームの
厚さの酸化アルミニウム（Ａ2O3）層がアルミ
ニウム層の上に均一に付着される。この層は第３
図に示す絶縁層１５である。また、第３図におい
て、約100オングストロームの厚さのセレン化カ
ドミウムの均一層（すなわち半導体層１３）が酸
化アルミニウム層の上に均一に付着される。１イ
ンチ（25.4mm）の長さ当り50個の開口を有するマ
スクが、セレン化カドミウム層すなわち半導体層
１３の真下の位置に移動して、500〜1000オング
ストロームの厚さの酸化アルミニウム層（絶縁物
質の層）がシヤドウマスクを通して蒸着され、第
４図〜第８Ａ図に示す絶縁領域１９が形成され
る。マスクが半導体層１３の下側の位置から除去
されて、更に、1000オングストロームの厚さの金
の層を伴なつた100オングストロームの厚さのイ
ンジウムの層（導体層２１）が、構造体表面全体
に付着される。この構造体は次いで真空装置から
除去され、そして、商標シツプレイ（Shipley）
AZ／350Jというホトレジストの層がその構造体
上にコーテイングされる。このホトレジストは、
導体層２１から除去される領域を形成するマスク
を介して露光される。使用されたホトレジスト
は、露光部分において除去されるように化学変化
するものである。不要なホトレジスト領域が第６
図に示すソースバス２３およびドレイン電極２５
を残して除去される。導体層２１すなわちインジ
ウムと金でなる層に適当なエツチングが適用され
る。適切な溶液は、約３重量部のHCと約１重
量部のHNO3である。さらに、半導体層１３の露
光部分も同時にエツチングされて除去される。そ
してソースバスとドレイン電極の真上のホトレジ
ストがアセントを用いて除去される。この後、構
造体は再び真空室に挿入され、3000オングストロ
ーム厚さの酸化アルミニウムの絶縁層２７がその
上に均一に被覆される。酸化アルニミウムの絶縁
層の被覆の後、ゲート電極２９及びゲートバス３
１のための絶縁層２７の表面上に1000オングスト
ロームの厚さのアルミニウム層が蒸着によつて付
着される。次いで構造体は真空から除去されて、
同じフオトリトグラフイ技術を使つてゲート電極
２９とゲートバス３１が形成される。最後にドレ
イン電極を露出するため、酸化アルミニウム（Ａ
2O3）層すなわち絶縁層２７を貫通する窓部分
がエツチングされる。
空装置に配置され、導体層１７（第３図に図示の
ような、1000オングストロームの厚さのアルミニ
ウム層等の導体層）がその基体上に付着される。
導体層の付着に続いて、4000オングストロームの
厚さの酸化アルミニウム（Ａ2O3）層がアルミ
ニウム層の上に均一に付着される。この層は第３
図に示す絶縁層１５である。また、第３図におい
て、約100オングストロームの厚さのセレン化カ
ドミウムの均一層（すなわち半導体層１３）が酸
化アルミニウム層の上に均一に付着される。１イ
ンチ（25.4mm）の長さ当り50個の開口を有するマ
スクが、セレン化カドミウム層すなわち半導体層
１３の真下の位置に移動して、500〜1000オング
ストロームの厚さの酸化アルミニウム層（絶縁物
質の層）がシヤドウマスクを通して蒸着され、第
４図〜第８Ａ図に示す絶縁領域１９が形成され
る。マスクが半導体層１３の下側の位置から除去
されて、更に、1000オングストロームの厚さの金
の層を伴なつた100オングストロームの厚さのイ
ンジウムの層（導体層２１）が、構造体表面全体
に付着される。この構造体は次いで真空装置から
除去され、そして、商標シツプレイ（Shipley）
AZ／350Jというホトレジストの層がその構造体
上にコーテイングされる。このホトレジストは、
導体層２１から除去される領域を形成するマスク
を介して露光される。使用されたホトレジスト
は、露光部分において除去されるように化学変化
するものである。不要なホトレジスト領域が第６
図に示すソースバス２３およびドレイン電極２５
を残して除去される。導体層２１すなわちインジ
ウムと金でなる層に適当なエツチングが適用され
る。適切な溶液は、約３重量部のHCと約１重
量部のHNO3である。さらに、半導体層１３の露
光部分も同時にエツチングされて除去される。そ
してソースバスとドレイン電極の真上のホトレジ
ストがアセントを用いて除去される。この後、構
造体は再び真空室に挿入され、3000オングストロ
ーム厚さの酸化アルミニウムの絶縁層２７がその
上に均一に被覆される。酸化アルニミウムの絶縁
層の被覆の後、ゲート電極２９及びゲートバス３
１のための絶縁層２７の表面上に1000オングスト
ロームの厚さのアルミニウム層が蒸着によつて付
着される。次いで構造体は真空から除去されて、
同じフオトリトグラフイ技術を使つてゲート電極
２９とゲートバス３１が形成される。最後にドレ
イン電極を露出するため、酸化アルミニウム（Ａ
2O3）層すなわち絶縁層２７を貫通する窓部分
がエツチングされる。
前記した具体例における最後の層の製造に関し
ての特定の段階は説明のためのものであつて、こ
れらの層は他の技術によつて作られてもよい。例
えば、ゲート電極２９およびゲートバス３１は、
同じ真空吸引中において、絶縁層２７の真上のシ
ヤドウマスクを通して蒸着することによつて作ら
れてもよい。また、絶縁層２７は、真空吸引の前
に樹脂物質で作られてもよい。その他の付着のた
めの周知技術も当業者には明白であろう。
ての特定の段階は説明のためのものであつて、こ
れらの層は他の技術によつて作られてもよい。例
えば、ゲート電極２９およびゲートバス３１は、
同じ真空吸引中において、絶縁層２７の真上のシ
ヤドウマスクを通して蒸着することによつて作ら
れてもよい。また、絶縁層２７は、真空吸引の前
に樹脂物質で作られてもよい。その他の付着のた
めの周知技術も当業者には明白であろう。
本発明による薄膜トランジスタアレイの一部が
第８図および第８Ａ図に示されている。前記した
ように、薄膜トランジスタアレイは絶縁層１５の
上に半導体層１３を付着することによつて変更で
き、絶縁層１５は、導体層１７または基体１１の
どちらかに隣接して置かれる。いずれにしろ、完
成した薄膜トランジスタアレイの半導体層１３に
は、ソース電極とソースバスとドレイン電極とが
同じ高さの面にある。すなわち、かかる半導体層
１３は、各トランジスタのチヤネルを形成する領
域以外の全領域において、ソース電極とソースバ
ス２３とドレイン電極２５を形成している導体層
と物理的にも電気的にも接触をしている。従つ
て、各ソース電極がソースバス２３の一部を形成
しているので、ソース電極は列毎に全て電気的に
相互に接続されている。所定の列のソースバス２
３と所定の行のゲートバス３１とを特定すること
によつて、アレイ中の特定のトランジスタを導通
させることができ、これにより、そのソースから
半導体層の導電チヤネルを介して対応するドレイ
ンまで電流が流れるようになる。これはまた液晶
のような電気光学装置に与えられた電界を変化す
るのに用いることができ、情報の光学的読み出し
を行なうことができる。
第８図および第８Ａ図に示されている。前記した
ように、薄膜トランジスタアレイは絶縁層１５の
上に半導体層１３を付着することによつて変更で
き、絶縁層１５は、導体層１７または基体１１の
どちらかに隣接して置かれる。いずれにしろ、完
成した薄膜トランジスタアレイの半導体層１３に
は、ソース電極とソースバスとドレイン電極とが
同じ高さの面にある。すなわち、かかる半導体層
１３は、各トランジスタのチヤネルを形成する領
域以外の全領域において、ソース電極とソースバ
ス２３とドレイン電極２５を形成している導体層
と物理的にも電気的にも接触をしている。従つ
て、各ソース電極がソースバス２３の一部を形成
しているので、ソース電極は列毎に全て電気的に
相互に接続されている。所定の列のソースバス２
３と所定の行のゲートバス３１とを特定すること
によつて、アレイ中の特定のトランジスタを導通
させることができ、これにより、そのソースから
半導体層の導電チヤネルを介して対応するドレイ
ンまで電流が流れるようになる。これはまた液晶
のような電気光学装置に与えられた電界を変化す
るのに用いることができ、情報の光学的読み出し
を行なうことができる。
発明の効果
以上明らかにしたように、本発明によれば、１
回の真空吸引操作で、半導体層上に複数の絶縁領
域を形成し、その上に導体層を形成して一定の構
造体を得ており、この構造体は真空から除去され
て、さらに薄膜トランジスタを完成する過程を経
る。本発明においては、マスクを通して絶縁領域
を形成する工程は１回しかなく、複数の真空吸引
操作を必要とする場合に見られる不純物で汚染さ
れる不具合がなくなり、マスクの整合の問題もな
くなる。これにより、簡単な真空装置を使用する
だけで薄膜トランジスタアレイの製造ができる。
さらに、マスクを介して形成された絶縁領域は、
薄膜トランジスタの導電チヤネルを定めるだけで
なく、半導体層を保護しており、その後のエツチ
ング工程でも、半導体層を保護する。従つて、薄
膜トランジスタの特性は良好にされる。
回の真空吸引操作で、半導体層上に複数の絶縁領
域を形成し、その上に導体層を形成して一定の構
造体を得ており、この構造体は真空から除去され
て、さらに薄膜トランジスタを完成する過程を経
る。本発明においては、マスクを通して絶縁領域
を形成する工程は１回しかなく、複数の真空吸引
操作を必要とする場合に見られる不純物で汚染さ
れる不具合がなくなり、マスクの整合の問題もな
くなる。これにより、簡単な真空装置を使用する
だけで薄膜トランジスタアレイの製造ができる。
さらに、マスクを介して形成された絶縁領域は、
薄膜トランジスタの導電チヤネルを定めるだけで
なく、半導体層を保護しており、その後のエツチ
ング工程でも、半導体層を保護する。従つて、薄
膜トランジスタの特性は良好にされる。
第１図は本発明の第１実施例における基体の断
面図、第２図は本発明の第２実施例における基体
の断面図、第３図は本発明の第３実施例における
基体の断面図、第４図〜第８Ａ図は本発明によ
る、薄膜トランジスタアレイの製造方法の各段階
を表わした説明図であり、特に、第６Ａ図は第６
図の６Ａ−６Ａ線断面図であり、第７図は真空室
での半導体層の付着後における第２実施例の断面
図であり、第８Ａ図は第８図の８Ａ−８Ａ線断面
図である。 符号の説明、１１……基体、１３……半導体
層、１５……絶縁層、１７……導体層、１９……
絶縁領域、２１……導体層、２３……ソースバ
ス、２５……ドレイン電極、２７……絶縁層、２
９……ゲート電極、３１……ゲートバス。
面図、第２図は本発明の第２実施例における基体
の断面図、第３図は本発明の第３実施例における
基体の断面図、第４図〜第８Ａ図は本発明によ
る、薄膜トランジスタアレイの製造方法の各段階
を表わした説明図であり、特に、第６Ａ図は第６
図の６Ａ−６Ａ線断面図であり、第７図は真空室
での半導体層の付着後における第２実施例の断面
図であり、第８Ａ図は第８図の８Ａ−８Ａ線断面
図である。 符号の説明、１１……基体、１３……半導体
層、１５……絶縁層、１７……導体層、１９……
絶縁領域、２１……導体層、２３……ソースバ
ス、２５……ドレイン電極、２７……絶縁層、２
９……ゲート電極、３１……ゲートバス。
Claims (1)
- 【特許請求の範囲】 １ 薄膜トランジスタアレイの製造方法におい
て、真空中で、基体上に半導体層を形成する工程
と、該半導体層の薄膜トランジスタのチヤネルと
なる領域上にシヤドウマスクを通して絶縁物質か
ら成る複数の絶縁領域を形成する工程と、該絶縁
領域と半導体層の露出部分との上に導体層を形成
する工程と、このように形成した各層を含む基体
を真空から取り出す工程と、前記導体層に所定パ
ターンの開口を有するマスク層をフオトリトグラ
フイで形成する工程と、前記マスク層によつて保
護されていない導体層部分を除去して薄膜トラン
ジスタアレイのソース電極とドレイン電極とソー
スバスを形成する工程と、導体層の部分除去によ
つて露出した半導体層部分を除去する工程と、前
記マスク層を除去する工程と、このようにして形
成された構造体上に絶縁層を形成する工程と、薄
膜トランジスタアレイのゲート電極及びゲートバ
スを形成する工程とから成ることを特徴とする薄
膜トランジスタアレイの製造方法。 ２ 真空中で、基体上への半導体層の形成に先立
つて、基体表面をイオンエツチングすることを特
徴とする特許請求の範囲第１項記載の方法。 ３ 真空中で、基体上への半導体層の形成に先立
つて、基体表面をプラズマエツチングすることを
特徴とする特許請求の範囲第１項記載の方法。 ４ 真空中で、基体上への半導体層の形成に先立
つて、絶縁層を基体に形成する工程が設けられる
ことを特徴とする特許請求の範囲第１項記載の方
法。 ５ 真空中で、基体上への半導体層の形成に先立
つて、導体層を基体に形成する工程と、絶縁層を
前記導体層に形成する工程とが設けられることを
特徴とする特許請求の範囲第１項記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/203,219 US4331758A (en) | 1980-11-03 | 1980-11-03 | Process for the preparation of large area TFT arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104261A JPS57104261A (en) | 1982-06-29 |
| JPH053136B2 true JPH053136B2 (ja) | 1993-01-14 |
Family
ID=22753020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172689A Granted JPS57104261A (en) | 1980-11-03 | 1981-10-27 | Film transistor array and method of producing same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4331758A (ja) |
| EP (1) | EP0051397B1 (ja) |
| JP (1) | JPS57104261A (ja) |
| CA (1) | CA1161967A (ja) |
| DE (1) | DE3175715D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07309328A (ja) * | 1994-05-17 | 1995-11-28 | Masao Kusano | 収容箱 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4838656A (en) * | 1980-10-06 | 1989-06-13 | Andus Corporation | Transparent electrode fabrication |
| US4398340A (en) * | 1982-04-26 | 1983-08-16 | The United States Of America As Represented By The Secretary Of The Army | Method for making thin film field effect transistors |
| US4461071A (en) * | 1982-08-23 | 1984-07-24 | Xerox Corporation | Photolithographic process for fabricating thin film transistors |
| JPS5954269A (ja) * | 1982-09-22 | 1984-03-29 | Seiko Epson Corp | 薄膜半導体装置 |
| GB2140203B (en) * | 1983-03-15 | 1987-01-14 | Canon Kk | Thin film transistor with wiring layer continuous with the source and drain |
| US5019807A (en) * | 1984-07-25 | 1991-05-28 | Staplevision, Inc. | Display screen |
| JPH0682839B2 (ja) * | 1984-08-21 | 1994-10-19 | セイコー電子工業株式会社 | 表示用パネルの製造方法 |
| US4744862A (en) * | 1984-10-01 | 1988-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing methods for nonlinear semiconductor element and liquid crystal display panel using the same |
| JPH0627980B2 (ja) * | 1984-10-17 | 1994-04-13 | レタ・フランセ・ルプレザント・パ・ル・ミニストル・デ・ペ・テ・テ・（セントル・ナシヨナル・デチユ−ド・デ・テレコミユニカシオン） | 能動マトリクスデイスプレイスクリ−ンの製造方法 |
| JPS61276256A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | 半導体装置 |
| JPH077828B2 (ja) * | 1985-05-30 | 1995-01-30 | 富士通株式会社 | 半導体装置 |
| US4680085A (en) * | 1986-04-14 | 1987-07-14 | Ovonic Imaging Systems, Inc. | Method of forming thin film semiconductor devices |
| US4986876A (en) * | 1990-05-07 | 1991-01-22 | The United States Of America As Represented By The Secretary Of The Army | Method of smoothing patterned transparent electrode stripes in thin film electroluminescent display panel manufacture |
| US8658478B2 (en) * | 2010-09-23 | 2014-02-25 | Advantech Global, Ltd | Transistor structure for improved static control during formation of the transistor |
| US9374887B1 (en) * | 2011-09-20 | 2016-06-21 | Sandia Corporation | Single-resonator double-negative metamaterial |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3669661A (en) * | 1970-03-06 | 1972-06-13 | Westinghouse Electric Corp | Method of producing thin film transistors |
| US4013502A (en) * | 1973-06-18 | 1977-03-22 | Texas Instruments Incorporated | Stencil process for high resolution pattern replication |
| US4040073A (en) * | 1975-08-29 | 1977-08-02 | Westinghouse Electric Corporation | Thin film transistor and display panel using the transistor |
| US4042854A (en) * | 1975-11-21 | 1977-08-16 | Westinghouse Electric Corporation | Flat panel display device with integral thin film transistor control system |
| US4086127A (en) * | 1977-07-01 | 1978-04-25 | Westinghouse Electric Corporation | Method of fabricating apertured deposition masks used for fabricating thin film transistors |
-
1980
- 1980-11-03 US US06/203,219 patent/US4331758A/en not_active Expired - Lifetime
-
1981
- 1981-09-30 CA CA000386963A patent/CA1161967A/en not_active Expired
- 1981-10-21 EP EP81304956A patent/EP0051397B1/en not_active Expired
- 1981-10-21 DE DE8181304956T patent/DE3175715D1/de not_active Expired
- 1981-10-27 JP JP56172689A patent/JPS57104261A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07309328A (ja) * | 1994-05-17 | 1995-11-28 | Masao Kusano | 収容箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0051397A3 (en) | 1983-06-22 |
| US4331758A (en) | 1982-05-25 |
| EP0051397A2 (en) | 1982-05-12 |
| CA1161967A (en) | 1984-02-07 |
| JPS57104261A (en) | 1982-06-29 |
| EP0051397B1 (en) | 1986-12-10 |
| DE3175715D1 (en) | 1987-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1175158A (en) | Planar thin film transistors, transistor arrays, and a method of making the same | |
| EP0051396B1 (en) | Process for preparing thin film transistor arrays | |
| US4332075A (en) | Method of producing thin film transistor array | |
| KR100375435B1 (ko) | 박막트랜지스터의제조방법및이것을이용한액정표시장치 | |
| KR100614456B1 (ko) | 디스플레이 기판 전극의 도전율을 향상시키는 방법 | |
| JPH053136B2 (ja) | ||
| JP4169811B2 (ja) | 薄膜トランジスタの製造方法 | |
| GB1562877A (en) | Manufacture of insulated gate field effect transistors | |
| JPH0682839B2 (ja) | 表示用パネルの製造方法 | |
| WO2004025696A2 (en) | Active matrix backplane for controlling controlled elements and method of manufacture thereof | |
| JPH0460343B2 (ja) | ||
| JPS62131578A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61183622A (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPS6273669A (ja) | 薄膜トランジスタ装置の製造方法 | |
| JPH0640585B2 (ja) | 薄膜トランジスタ | |
| JPH02237039A (ja) | 半導体装置の製造方法 | |
| JPH06230425A (ja) | 液晶表示装置及びその製造方法 | |
| JPH02139972A (ja) | 半導体装置の製造方法 | |
| JP3259119B2 (ja) | 配線パターン基板及び薄膜トランジスタマトリクス基板とその製造方法 | |
| JP3221240B2 (ja) | 表示用基板の製造方法 | |
| KR0161232B1 (ko) | 액티브 매트릭스 기판의 제조 방법 | |
| JP2590360B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH0572749B2 (ja) | ||
| JPS62241377A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH02130551A (ja) | 薄膜パターンとその製造方法ならびにそれを用いたマトリクス回路基板と画像表示装置 |