JPH02224518A - Ｃｒ発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＣＭＯ８（相補形ＭＯＳトランジスタ）の集
積口′８（以下、ＩＣという）内に設けられる低消費電
力形のＣＲ発振回路に関するものである。

（従来技術） 従来、このような分野としては例えば、第２図のような
ものがあった。以下、その構成を図を用いて説明する。

第２図は従来のＣＲ発振回路の一構成例を示す回路図で
ある。

このＣＲ発振回路は、縦続接続されたインバータ１．２
を有し、そのインバータ１には時定数用の抵抗３が並列
接続され、さらにそのインバータ１．２に時定数用のコ
ンデンサ４が接続されている。

このＣＲ発振回路は、次の様に動作する。

電源電圧ＶＤＤを印加したときの電気的ノイズはインバ
ータ１，２により増幅され、その出力の一部を帰還信号
Ｆの形でコンデンサ４を介してインバータ１に帰還させ
る。コンデンサ４はその時の充放電電圧をインバータ１
に入力させることでこの回路を発振させている。このＣ
Ｒ発振回路は回路構成が簡単であるという利点を有して
いる。

ところが、この種々のＣＲ発振回路では、電源電圧ＶＤ
Ｄの変動を補正する手段がないため発振周波数が安定し
ないばかりか、電源電圧ＶＤＤとグランド間に流れる貫
通電流が大きいため低電圧で駆動することができなかっ
た。

そこでこれらの点を解決するために、特開昭５７−１５
９１０３号公報（以下、文献１という）、及び特開昭５
８−６３８２４号公報（以下、文献２という）に記載さ
れたＣＲ発振回路が提案されている。

第３図は前記文献１に記載されたＣＲ発振回路の回路図
である。このＣＲ発振回路は、バイポーラトランジスタ
１．２．３．４からなるシュミット・トリガ回路１１を
有し、その入力側のノードＮ１には時定数設定用のコン
デンサ６及び抵抗８が接続され、出力側のノードＮ２に
はフィードバック用のバイポーラトランジスタ５のベー
スが接続されている。このバイポーラトランジスタ５の
エミッタには抵抗７を介して、前記シュミット・トリガ
回路１１の入力側のノードＮ１と、コンデンサ６及び抵
抗８とがそれぞれ接続されている。

さらに、発振出力ＯＵＴを取り出すためにバイポーラト
ランジスタ９．１０が電源電圧ＶＤＤ側に設けられてい
る。

次に、このＣＲ発振回路の動作を説明する。

先ず、抵抗８を通過する充電電流が増加するとコンデン
サ６はそれに比例して電位を増加させ、その高レベルの
充電電圧をシュミット・トリガ回路１１の入力側である
ノードＮ１に与える。この電位がシュミット・トリガ回
路１１のＨレベルのスレシホールド電圧に達するとその
出力側のノードＮ２は低レベルとなる。すると、バイポ
ーラトランジスタ５がオフ状態となり、コンデンサ６は
放電を始め、電位を下げていく。その電位がシュミット
・トリガ回路１１のＬレベルのスレシホールド電圧に達
すると、シュミット・トリガ回路１１の出力側のノード
Ｎ２は反転して高レベルとなる。その結果、コンデンサ
は再び充電を始める。

この充放電の繰り返しにより発振が行われる。この回路
の電源電圧ＶＤＤは・、シュミット・トリガ回路１１の
入力電圧より若干高い電圧であればよく、２〜３■の低
電圧でも安定して発振する。

また、第４図は、前記文献２に記載されたＣＲ発振回路
の回路図である。この発振回路では、発振周波数の安定
化のため、電源２９の電池電圧を検出する電源電圧検出
回路２８と、この電源電圧検出回路２８から出力される
検出信号３３，３４゜３５によって抵抗値を変える複数
の抵抗値切替え回路１１．１２．１３とを備えている。

この抵抗値切替え回路１１．１２．１３は、ＭＯＳトラ
ンジスタからなる複数のインバータ１４．１５．１６の
間にそれぞれ縦続接続され、この各インバータ１４，１
５．１６と各抵抗値切替え回路１１゜１２．１３との間
には一方を電源電圧ＶＤＤに接続された複数の時定数設
定用のコンデンサ１７゜１８．１９がそれぞれ接続され
ている。

このＣＲ発振回路の電源電圧検出回路２８は、電源２９
の電池電圧を常時検出しており、その電池電圧の変動に
対応した信号を抵抗値切替え回路１１．１２．１３に送
り、抵抗値切替え回路１１゜１２．１３はその変動分に
応じて抵抗値を変える働きをする。例えば、電源２９の
電池電圧が低下した場合、通常、発振周波数は低下する
が、それを補正するため時定数が長くなる分抵抗値を低
下させることによって、発振周波数の安定化を図ってい
る。

（発明が解決しようとする課題） しかしながら、上記構成のＣＲ発振回路では、次のよう
な課題があった。　　第３図のＣＲ発振回路では、バイ
ポーラトランジスタを用いて構成されているが、通常、
バイポーラトランジスタを駆動させるにはベース・エミ
ッタ間に約０．７Ｖを越える電圧を印加させベース電流
を流す必要がある。そのためシュミットトリガ回路のよ
うに複数段のバイポーラトランジスタを使用している場
合、ドライブ電流を大きくして出力を強力にし、次段の
トランジスタを適切に動作させる必要があり、その分、
電流を消費することになる。つまり、このＣＲ発振回路
は、低消費電力で動作させることが困難であった。また
、第３図の回路ではアナグロ的に制御して発振周波数の
安定化を図っているので、構成素子に特性上のばらつき
等があると、その発振周波数が不安定になる虞があった
。

第４図のＣＲ発振回路では、電圧駆動素子であるＭＯＳ
トランジスタを用いるているので駆動のための電流はほ
とんど必要とせず、低消費電力で動作できる。しかし、
このＣＲ発振回路は複数の抵抗値切替え回路１１．１２
．１３を備えているために、電圧降下がおきインバータ
１４．１５゜１６を適性に駆動できない虞があり、低電
圧で動作させるには困難であった。

上記いずれのＣＲ発振回路であっても、動作電圧が１〜
１・５■といった低電圧形で、しかも消費電力が１μＷ
前後で安定に発振させることはできず、低電圧、低消費
電力、及び安定した発振周波数が要求される高精度の集
積回路に内蔵することが困難であった。

本発明は前記従来技術が持っていた課題として、動作電
圧が高い、低消費電力を得にくい、発振周波数が不安定
である等の点に尽き解決したＣＲ発振回路を提供するも
のである。

（課題を解決するための手段） 第１の発明では、前記課題を解決するために、ＣＲ発振
回路を少なくとも１、第１の抵抗が直列に接続されたＣ
ＭＯＳトランジスタと、前記第１の抵抗の両端に接続さ
れたセット信号及びリセット信号生成用のゲート回路と
、前記セット信号でセットされ前記リセット信号でリセ
ットされるフリップフロップ回路と、時定数設定用のコ
ンデンサと、入力側が前記フリップフロ７１回路の出力
に接続され出力側がＣＭＯＳトランジスタのゲート電極
及び前記コンデンサに接続されたＣＭＯＳインバータと
で構成したものである。

第２の発明は、前記ＣＭＯＳインバータの各ドレイン電
極または各ソース電極と直列に、それぞれ第２及び第３
の抵抗接続したものである。

（作用） 第１の発明では、以上のようにＣＲ発振回銘を構成しな
ので、０ＭＯ８）ランジスタは入力電圧をデジタル的に
処理する。その直列に接続された第１の抵抗によって電
界効果トランジスタとグランドＧＮＤ間に流れる貫通電
流を抑止すると共に、ゲート回路に必要な電圧を供給し
ゲート回路を適正に動作させるように働く。ゲート回路
は第１の抵抗の両端電圧によってセット信号及びリセッ
ト信号生成し、フリップフロ１１回路は、前記セット信
号及びリセット信号を入力することにより出力１則をセ
ットまたはリセットさせ、その出力をＣＭＯＳインバー
タに入力するように働く。ＣＭＯＳインバータは、前記
フリップフロップ回路の出力を取り込み、その出力を反
転させることによりコンデンサを充電または放電するよ
うに働く。コンデンサは充放電圧を前記ＣＭＯ８）−ラ
ンジスタのゲート電極に供給し、ＣＲ発振回路を発振さ
せるように働く。

第２の発明では、以上のように第２及び第３の抵抗を設
けたので、第２及び第３の抵抗はＣＭＯＳインバータの
オン抵抗値を抑え、回路素子面積を削減するように働く
。

したがって、前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すＣＲ発振回路の回路図で
ある。

このＣＲ発振回路は電源電圧ＶＤＤとグランドＧＮＤと
の間に直列接続されたＰＭＯ８１０ａおよびＮＭＯ８１
０ｂからなるＣＭＯＳトランジスタ１０を備え、ＰＭＯ
８１０ａおよびＮＭＯ８ＩＯｂのドレイン電極間には負
荷抵抗用抵抗１１が接続されている。抵抗１１の両端に
は、セット信号２Ｏ８及びリセット信号２ＯＲ生成用の
ゲート回路２０が接続されている。ゲート回路２０は、
２人力ＮＯＲゲート２１と２人力ＡＮＤゲート２２とを
有し、そのＮＯＲゲート２１とＡＮＤゲート２２の２人
力はそれぞれ抵抗１１の両端に接続されている。ＮＯＲ
ゲート２１の出力はセット信号２０Ｓの形でフリップフ
ロップ回路３０のセット端子に接続され、ＡＮＤゲート
２２の出力はリセット信号２ＯＲの形でフリップフロッ
プ回路３０のリセット端子に接続されている。このセッ
ト・リセット型フリップフロ７１回路（以下、Ｒ８−Ｆ
Ｆという）３０の出力である帰還信号ＦＤはＣＭＯＳイ
ンバータ４０のゲート電極に接続されている。この周波
数安定用ＣＭＯＳインバータ４０は、電源電圧ＶＤＤと
グランドＧＮＤとの間にＰＭＯ８４０ａとＰＭＯ８４０
ｂとを有し、このＰＭＯ８４０ａとＰＭＯ３４０ｂのソ
ース電極には時定数設定用抵抗４１．４２がそれぞれ接
続されている。このＣＭＯＳインバータのドレイン電極
にはＣＭＯ８）ランジスタ１０のゲート電極と、一方が
グランドＧＮＤに接続された時定数設定用のコンデンサ
４３とが接続されている。

第５図はコンデンサ４３の充放電電圧の波形図であり、
この図を参照にしつつ第１図の動作を説明する。なお、
ＶＴＨはＰＭＯ８１０ａ及びＰＭＯ８１０ｂのＨレベル
のスレシホールド電圧、ＶＴＬはＬレベルのスレシホー
ルド電圧である。

先ず、コンデンサ４３に抵抗４１及びＰＭＯ８４０ａを
通して電流が流れ込む時点において、コンデンサ４３の
電位は波形Ａの示すように直線的に増加する。この電位
がＶＴＲまで上昇すると、ＰＭＯ３１０ａがオフ、ＰＭ
Ｏ３１０ｂがオンしＮＯＲゲート２１の入力がそれぞれ
Ｌレベルとなり、このＮＯＲゲート２１の出力（セット
信号２０Ｓ）はＨレベルとなる。したがって、Ｒ８−Ｆ
Ｆ３０はセットされ、Ｈレベルの帰還信号ＦＤを出力す
る。

次に、Ｈレベルの帰還信号ＦＤがＣＭＯＳインバータ４
０のゲート電極に入力すると、ＰＭＯ８４０ａがオフ、
ＰＭＯ３４０ｂがオンとなり、コンデンサ４３の電荷は
ＰＭＯ８４０ｂ及び抵抗４２を介して放電するため、コ
ンデンサ４３の電位は波形Ｂの示すように直線的に下降
する。この電位がＶＴＬまで下降すると、ＰＭＯ８１０
ａがオン、ＰＭＯ３１０ｂがオフし、ＡＮＤゲート２２
の入力がそれぞれＨレベルとなり、このＡＮＤゲート２
２の出力（リセット信号２０Ｒ）はＨレベルとなる。し
たがって、Ｒ８−ＦＦ３０はリセットされ、Ｌレベルの
帰還信号ＦＤを出力する。

Ｌレベルの帰還信号ＦＤがＣＭＯＳインバータ４０のゲ
ート電極に入力すると、ＰＭＯ８４０ａがオン、ＰＭＯ
８４０ｂがオフとなり、コンデンサ４３の電荷はＰＭＯ
８４０ａ及び抵抗４１を介して再び充電するので、コン
デンサ４３の電位は波形Ｃの示すように再び直線的に上
昇する。以後この繰り返しでＣＲ発振が継続する。

本実施例では、次のような利点を有している。

（１）　第１図のトランジスタ（ＰＭＯ８１０ａ。

４０ａ、ＮＭＯ８１０ｂ、４０ｂ）は全てＣＭＯ８構成
されているので、原理的にはＰＭＯ８及びＮＭＯＳトラ
ンジスタのスレシホールド電圧の和（０，５Ｖ＋０．５
Ｖ）であるＩＶ程度の低電圧で動作することができる。

（２）　抵抗１１．４１．４２は貫通電流を非常に低い
値（例えば、０．５μＡ）に抑えるので消費電流は回路
全体として１μＡ程度になり、１μＷ（＝１μＡＸ　Ｉ
　Ｖ）程度に消費電力を低減できる。

（３）　第４図は電源電圧ＶＤＤが変動した場合の出力
電圧波形図、及び第５図は発振周波数に関する第１図（
Ｆｌ）と第２図の従来技術（Ｆ２）との比較図である。

例えば、第４図が示すように電源電圧ＶＤＤがＶＤＤＳ
のように増加すると、スレシホールド電圧ＶＴＲ，ＶＴ
Ｌ及び充放電時間ｔもこれに伴って増加し、それぞれＶ
ＴＨ８゜ＶＴＬＳ、ｔｓとなる。しかしながら、帰還信
号ＦＤが入力するＣＭＯＳインバータ４０の作用によっ
て帰還がかかり、コンデンサ４３への充放電速度も比例
して増加するので発振周波数ｆ（＝１／１）をほぼ一定
に維持することができ、その結果が第５図に計算機シュ
ミレイションで表わされている。第５図の示すように、
発振周波数を３０ｋＨ２前後に維持できればコンデンサ
４３の値をもｐＦ程度にできるので、ＣＭＯ８ＩＣに充
分内蔵できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次ぎのよう
なものがある。

（ａ）　　ＰＭＯ８４０ａ、ＮＭＯ８４０ｂのオン抵抗
を大きくすれば、抵抗４１．４２を省略でき、それによ
って上記実施例と同様の作用、効果が得られるばかりか
、回路構成素子数が削減可能となる。

（ｂ）　　第１図中のＮＯＲゲート２１とＡＮＤゲート
２２はＲ８−ＦＦ３０の逆相出力端子ＱｓからＣＭＯＳ
インバータ４０のゲート電極へ帰還をかけるように配線
することで例えば、ＮＯＲゲート２１をＮＡＮＤゲート
に、ＡＮＤゲート２２をＯＲゲートに或いはＮＯＲゲー
ト２１をＡＮＤゲートに、ＡＮＤゲート２２をＮＯＲゲ
ートなどにそれぞれ置き換えることができる。

（ｃ）　　Ｒ８−ＦＦ３０を例えば、ＪＫ−ＦＦなど他
のフリップフロップ回路で構成することもできる。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、スレ
シホールド電圧の低い（約０．５Ｖ）ＣＭＯ３で構成さ
れたトランジスタを用いなので１〜１゜５Ｖの低電圧で
動作でき、さらに第１の抵抗によって貫通電流を低い値
に抑えられるので消費電力を削減することができる。ま
た、このＣＲＲ振回路の出力をＣＭＯＳインバータによ
って入力側に帰還させているので、電源電圧の変動に対
して安定した発振周波数が得られる。しかも、コンデン
サの充放電によるアナグロ的作用をＣＭＯＳトランジス
タ、ゲート回路、フリップフロップ回路によってデジタ
ル的に処理しているので回路構成が簡素化できる。した
がって、高精度を要求される集積回路に内蔵することが
可能となり、集積化による小形化及び高信頼性が期待で
きる。

第２の発明では、第２及び第３の抵抗を設けたので、第
２及び第３の抵抗はＣＭＯＳインバータのオン抵抗値を
抑えるので回路素子面積を削減できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＣＲＲ振回路の構成図、
第２図は第１の従来のＣＲＲ振回路の回路図、第３図は
第２の従来のＣＲＲ振回路の回路図、第４図は第３の従
来のＣＲＲ振回路の回路図、第５図は第１図のコンデン
サの充放電電圧波形図、第６図は第１図の電源電圧増加
時の出力波形図、第７図は発振周波数における従来との
比較図である。 １０・・・・・・ＣＭＯＳトランジスタ、１１・・・・
・・第１の抵抗、２０・・・・・・ゲート回路、３０・
・・・・・フリップフロップ回路、４０・・・・・・Ｃ
ＭＯＳインバータ、ＶＤＤ・・・・・・電源電圧、ＧＮ
Ｄ・・・・・・グランド、ＦＤ・・・・・・帰還信号、
ＯＵＴ・・・・・・出力電圧、４３・・・・・・コンデ
ンサ、２Ｏ８・・・・・・セット信号、２ＯＲ・・・・
・・リセット信号。

Claims (1)

1. 【特許請求の範囲】 １、第１の抵抗が直列に接続されたＣＭＯＳトランジス
   タと、 前記第１の抵抗の両端に接続されたセット信号及びリセ
   ット信号生成用のゲート回路と、 前記セット信号でセットされ前記リセット信号でリセッ
   トされるフリップフロップ回路と、時定数設定用コンデ
   ンサと、 入力側が前記フリップフロップ回路の出力に接続され出
   力側が前記ＣＭＯＳトランジスタのゲート電極及び前記
   コンデンサに接続されたＣＭＯＳインバータとを、 備えたことを特徴とするＣＲ発振回路。 ２、請求項１記載のＣＲ発振回路において、前記ＣＭＯ
   Ｓインバータの各ドレイン電極または各ソース電極と直
   列に、それぞれ第２及び第３の抵抗を接続したＣＲ発振
   回路。