JPH02224525A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH02224525A JPH02224525A JP4778389A JP4778389A JPH02224525A JP H02224525 A JPH02224525 A JP H02224525A JP 4778389 A JP4778389 A JP 4778389A JP 4778389 A JP4778389 A JP 4778389A JP H02224525 A JPH02224525 A JP H02224525A
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- JP
- Japan
- Prior art keywords
- carry
- bit
- address
- circuit
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高速のアドレスインクリメンタに好適なカウン
タ回路に関する。
タ回路に関する。
［従来の技術］
従来から、例えばＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙＡｃｃｅｓｓ ）転送時等において、アドレスを
連続的にインクリメントするアドレスインクリメンタが
使用されている。
ｏｒｙＡｃｃｅｓｓ ）転送時等において、アドレスを
連続的にインクリメントするアドレスインクリメンタが
使用されている。
近年、メモリエリアの拡大、並びにバスサイクルの２ク
ロツク化及び高速化が進められており、これに伴ってア
ドレスビット数の拡大及びアドレスインクリメンタの高
速化が要求され・てきた。
ロツク化及び高速化が進められており、これに伴ってア
ドレスビット数の拡大及びアドレスインクリメンタの高
速化が要求され・てきた。
［発明が解決しようとする課題］
しかし、上述した従来のアドレスインクリメンタでは、
例えば３２ビツト等の多ビツトアドレスのインクリメン
ト動作を高周波クロック信号によって実行する場合、多
ビットにわたって生じるキャリーの伝搬時間がクロック
周期に追いつかず、誤ったアドレスを出力してしまうと
いう問題点があった。
例えば３２ビツト等の多ビツトアドレスのインクリメン
ト動作を高周波クロック信号によって実行する場合、多
ビットにわたって生じるキャリーの伝搬時間がクロック
周期に追いつかず、誤ったアドレスを出力してしまうと
いう問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
多ビットで高速のアドレスインクリメンタにおいてアド
レスを誤りなく生成することができるカウンタ回路を提
供することを目的とする。
多ビットで高速のアドレスインクリメンタにおいてアド
レスを誤りなく生成することができるカウンタ回路を提
供することを目的とする。
［課題を解決するための手段］
本発明に係るカウンタ回路は、インクリメンタの下位ビ
ット側の出力が次のインクリメントで上位ビット側へキ
ャリーを発生させる出力パターンであることを検出し、
上位ビット側のキャリー信号を発生させるキャリー先読
み回路を有することを特徴とする。
ット側の出力が次のインクリメントで上位ビット側へキ
ャリーを発生させる出力パターンであることを検出し、
上位ビット側のキャリー信号を発生させるキャリー先読
み回路を有することを特徴とする。
［作用］
本発明によれば、キャリー先読み回路が、インクリメン
タの下位ビット側の出力を監視し、次のインクリメント
で上位ビット側へキャリーを発生させる出力キャリーを
発生させる出力パターンであれば、これを事前に検出し
て上位ビット側へのキャリー信号を発生させるから、多
ビットにわたってキャリーが発生するような場合でも、
事前の検出によって予め上位ビット側へのキャリーを生
成しておくことができ、アドレスインクリメントの高速
化を図ることができる。
タの下位ビット側の出力を監視し、次のインクリメント
で上位ビット側へキャリーを発生させる出力キャリーを
発生させる出力パターンであれば、これを事前に検出し
て上位ビット側へのキャリー信号を発生させるから、多
ビットにわたってキャリーが発生するような場合でも、
事前の検出によって予め上位ビット側へのキャリーを生
成しておくことができ、アドレスインクリメントの高速
化を図ることができる。
［実施例］
次に、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の第１の実施例に係るカウンタ回路の構
成を示すブロック図である。
成を示すブロック図である。
このカウンタ回路は、３２ビツトのアドレスインクリメ
ンタに適用したもので、アドレスインクリメンタを構成
するビットセル１１，１２．１３゜１４．１５は、この
順にＬＳＢ、第２ビツト、第３ビツト、第１５ビツト及
び第１６ビツト乃至ＭＳＢを夫々示している。
ンタに適用したもので、アドレスインクリメンタを構成
するビットセル１１，１２．１３゜１４．１５は、この
順にＬＳＢ、第２ビツト、第３ビツト、第１５ビツト及
び第１６ビツト乃至ＭＳＢを夫々示している。
各ビットセル１１乃至１５を接続するキャリー線１６．
１７，１８．１９には、夫々キャリー入力回路２０，２
１，２２．２３が接続されている。
１７，１８．１９には、夫々キャリー入力回路２０，２
１，２２．２３が接続されている。
これらのキャリー入力回路２０乃至２３には、クロック
信号φに同期してキャリー信号Ｃ１，Ｃ２゜Ｃ３，・・
・が入力されている。例えば、インクリメントの数が１
の場合には、キャリー信号Ｃ１が１゜インクリメントの
数が２の場合には、キャリー信号Ｃ２が１．インクリメ
ントの数が４の場合には、キャリー信号Ｃ３が１に設定
される。
信号φに同期してキャリー信号Ｃ１，Ｃ２゜Ｃ３，・・
・が入力されている。例えば、インクリメントの数が１
の場合には、キャリー信号Ｃ１が１゜インクリメントの
数が２の場合には、キャリー信号Ｃ２が１．インクリメ
ントの数が４の場合には、キャリー信号Ｃ３が１に設定
される。
ビットセル１１乃至１５は、下位ビットのとブトセル１
１乃至１４と、上位１６ビツトのビットセルとに分割さ
れており、下位１６ビツトのビットセルには、キャリー
先読み回路が接続されている。即ち、各ビットセル１１
，１２，１３．１４の出力は、インバータ２４，２７，
２９．３１を夫々前してビット線３６．３７．３８．３
９に接続されている。ビット線３６にはＮチャネルトラ
ンジスタ４２のゲートが接続され、ビット線３７にはＮ
チャネルトランジスタ４３．４４の各ゲートが接続され
、ビット線３８にはＮチャネルトランジスタ４５，４６
．４７の各ゲートが接続され、ビット線３９にはＮチャ
ネルトランジスタ４８゜４９．５０の各ゲートが接続さ
れている。そして、トランジスタ４２．４３，４５．４
８は、ドレインが共通に接続され、そのドレインにプリ
チャージ用のＰチャネルトランジスタ４１が接続されて
、これらが横積み論理積回路を構成している。同じく、
トランジスタ４４．４６．４９は、ドレインが共通接続
され、プリチャージ用のトランジスタ５１と共に横積み
論理積回路を構成し、トランジスタ４７．５０とトラン
ジスタ５２とで横積み論理積回路が構成されている。
１乃至１４と、上位１６ビツトのビットセルとに分割さ
れており、下位１６ビツトのビットセルには、キャリー
先読み回路が接続されている。即ち、各ビットセル１１
，１２，１３．１４の出力は、インバータ２４，２７，
２９．３１を夫々前してビット線３６．３７．３８．３
９に接続されている。ビット線３６にはＮチャネルトラ
ンジスタ４２のゲートが接続され、ビット線３７にはＮ
チャネルトランジスタ４３．４４の各ゲートが接続され
、ビット線３８にはＮチャネルトランジスタ４５，４６
．４７の各ゲートが接続され、ビット線３９にはＮチャ
ネルトランジスタ４８゜４９．５０の各ゲートが接続さ
れている。そして、トランジスタ４２．４３，４５．４
８は、ドレインが共通に接続され、そのドレインにプリ
チャージ用のＰチャネルトランジスタ４１が接続されて
、これらが横積み論理積回路を構成している。同じく、
トランジスタ４４．４６．４９は、ドレインが共通接続
され、プリチャージ用のトランジスタ５１と共に横積み
論理積回路を構成し、トランジスタ４７．５０とトラン
ジスタ５２とで横積み論理積回路が構成されている。
これら横積み論理回路の出力は、トランスファゲート５
３．５４，５５、バッファ５６．５７゜５８、トランス
ファゲート６１，６２．６３及びバッファ６４，６５．
６６を夫々前してＡＮＤゲート６７．６８．６９の各一
方の入力端に入力されている。また、このＡＮＤゲー）
６７．６８゜６９の各他方の入力端には、夫々キャリー
人力信号Ｃ１，Ｃ２，Ｃ３が入力されている。そして、
これらＡＮＤゲー）６７．６８．６９の出力がＯＲゲー
ト７０で論理和され、その論理和出力が上位ビット側の
キャリー人力信号としてキャリー入力回路２３に与えら
れている。
３．５４，５５、バッファ５６．５７゜５８、トランス
ファゲート６１，６２．６３及びバッファ６４，６５．
６６を夫々前してＡＮＤゲート６７．６８．６９の各一
方の入力端に入力されている。また、このＡＮＤゲー）
６７．６８゜６９の各他方の入力端には、夫々キャリー
人力信号Ｃ１，Ｃ２，Ｃ３が入力されている。そして、
これらＡＮＤゲー）６７．６８．６９の出力がＯＲゲー
ト７０で論理和され、その論理和出力が上位ビット側の
キャリー人力信号としてキャリー入力回路２３に与えら
れている。
次に、このように構成された本実施例のカウンタ回路の
動作について説明する。
動作について説明する。
いま、アドレスの増加分を１とすると、制御信号Ｃ１が
１となり、他の制御信号Ｃ２，Ｃ３は０となる。また現
在のアドレスの下位１６ビツトがＦＦＦＥＨとすると、
横積み論理積回路のうち、Ｎチャネルトランジスタ４２
がオンとなるので、ＡＮＤゲート６７の一方の入力にＯ
が与えられる。
１となり、他の制御信号Ｃ２，Ｃ３は０となる。また現
在のアドレスの下位１６ビツトがＦＦＦＥＨとすると、
横積み論理積回路のうち、Ｎチャネルトランジスタ４２
がオンとなるので、ＡＮＤゲート６７の一方の入力にＯ
が与えられる。
このため、ＡＮＤゲートの出力はＯとなる。また制御信
号Ｃ１，Ｃ２，Ｃ３は、夫々１．Ｏ，Ｏであるため、Ａ
ＮＤゲート６８．６９も共に０となリ、ＯＲゲート７０
の出力は０となる。よって、キャリー入力回路２３はオ
ンせず、上位１６ビツトにキャリーは出力されない。
号Ｃ１，Ｃ２，Ｃ３は、夫々１．Ｏ，Ｏであるため、Ａ
ＮＤゲート６８．６９も共に０となリ、ＯＲゲート７０
の出力は０となる。よって、キャリー入力回路２３はオ
ンせず、上位１６ビツトにキャリーは出力されない。
次に、アドレスインクリメンタをインクリメントすると
、下位１６ビツトはＦ Ｆ Ｆ Ｆ Ｈとなる。
、下位１６ビツトはＦ Ｆ Ｆ Ｆ Ｈとなる。
この場合、横積み論理積回路を構成する全てのＮチャネ
ルトランジスタがオフするので、これらＮチャネルトラ
ンジスタのドレインには、Ｐチャネルトランジスタ４１
．５１．５２によりプリチャージされたルベルの電荷が
残っている。従って、横積み論理積回路の出力は全て１
となる。
ルトランジスタがオフするので、これらＮチャネルトラ
ンジスタのドレインには、Ｐチャネルトランジスタ４１
．５１．５２によりプリチャージされたルベルの電荷が
残っている。従って、横積み論理積回路の出力は全て１
となる。
また制御信号Ｃ１が１であるからＡＮＤゲート６７の出
力は１となりＯＲゲート７０の出力も１となる。よって
、この場合には、キャリー入力回路２３がオンし、上位
１６ビツトのキャリー線１９に下位１６ビツトのデータ
が反映されて次のインクリメント動作を待たずにキャリ
ーが出力される。
力は１となりＯＲゲート７０の出力も１となる。よって
、この場合には、キャリー入力回路２３がオンし、上位
１６ビツトのキャリー線１９に下位１６ビツトのデータ
が反映されて次のインクリメント動作を待たずにキャリ
ーが出力される。
なお、上記の説明ではアドレスの増加分を１としたが、
アドレスの増加分が２の場合（制御信号Ｃ２が１、Ｃ１
，Ｃ３が０）には、下位１６ビツトの第２ビツトのビッ
トセル１２の出力から第１５ビツトのとットセル１４の
出力までが全て１になったとき、ＡＮＤゲート６８の出
力が１となる。
アドレスの増加分が２の場合（制御信号Ｃ２が１、Ｃ１
，Ｃ３が０）には、下位１６ビツトの第２ビツトのビッ
トセル１２の出力から第１５ビツトのとットセル１４の
出力までが全て１になったとき、ＡＮＤゲート６８の出
力が１となる。
また、アドレスの増加分が４の場合（制御信号Ｃ３が１
、Ｃ１，Ｃ２が０）にも同様に第３ビツトのビットセル
１３の出力が第１５ビツトのとットセル１４の出力まで
が全て１になったとき、ＡＮＤゲート６９の出力が１に
なる。このように、インクリメントの大きさに応じて制
御信号Ｃ１，Ｃ２、Ｃ３を適宜選択することにより、下
位ビットのキャリーの先読、みを行うことができる。
、Ｃ１，Ｃ２が０）にも同様に第３ビツトのビットセル
１３の出力が第１５ビツトのとットセル１４の出力まで
が全て１になったとき、ＡＮＤゲート６９の出力が１に
なる。このように、インクリメントの大きさに応じて制
御信号Ｃ１，Ｃ２、Ｃ３を適宜選択することにより、下
位ビットのキャリーの先読、みを行うことができる。
第２図は本発明の第２の実施例を示す回路である。
この実施例では、アドレスインクリメントが３の場合に
も、キャリーの先読みを可能にしたもので、キャリー入
力回路２０．２１の入力側にＯＲゲート８１．８２が夫
々新たに付加されると共に、横積み論理回路の出力を検
出する回路としてＡＮＤゲート８３．８５、ＯＲゲート
８４．８６が新たに設けられている。その他の部分につ
いては先の実施例において説明した構成と同一である。
も、キャリーの先読みを可能にしたもので、キャリー入
力回路２０．２１の入力側にＯＲゲート８１．８２が夫
々新たに付加されると共に、横積み論理回路の出力を検
出する回路としてＡＮＤゲート８３．８５、ＯＲゲート
８４．８６が新たに設けられている。その他の部分につ
いては先の実施例において説明した構成と同一である。
この回路において、アドレスインクリメント３がある場
合、制御信号Ｃ４が１になる。この場合には、下位ビッ
トから上位ビットにキャリーが出力されるのは、下位ビ
ットがＦ Ｆ Ｆ Ｅ ＨとＦＦＦＤｏであるため、こ
の２値を検出しなければならない。しかし、ＦＦＦＥ）
Ｉは、既に１インクリメントするときにキャリー入力回
路２３により検出している。また、Ｆ Ｆ Ｆ Ｄ ｎ
は４インクリメントする場合のバッファ６６の出力と０
ビツト結果であるインバータ２６の出力との論理積で求
まるため、ＡＮＤゲート８３により検出できる。よって
３インクリメントはＯＲゲート８４により求めることが
できる。このＯＲゲート８４の出力と３インクリメント
制御信号Ｃ４との論理積をＡＮＤゲート８５でとること
により、上位１６ビツトにキャリーが出るか出ないかの
検出を行なうことができる。
合、制御信号Ｃ４が１になる。この場合には、下位ビッ
トから上位ビットにキャリーが出力されるのは、下位ビ
ットがＦ Ｆ Ｆ Ｅ ＨとＦＦＦＤｏであるため、こ
の２値を検出しなければならない。しかし、ＦＦＦＥ）
Ｉは、既に１インクリメントするときにキャリー入力回
路２３により検出している。また、Ｆ Ｆ Ｆ Ｄ ｎ
は４インクリメントする場合のバッファ６６の出力と０
ビツト結果であるインバータ２６の出力との論理積で求
まるため、ＡＮＤゲート８３により検出できる。よって
３インクリメントはＯＲゲート８４により求めることが
できる。このＯＲゲート８４の出力と３インクリメント
制御信号Ｃ４との論理積をＡＮＤゲート８５でとること
により、上位１６ビツトにキャリーが出るか出ないかの
検出を行なうことができる。
［発明の効果コ
以上説明したように本発明は、アドレスインクリメント
の上位ビット側と下位ビット側とを分け、下位ビット側
でのキャリー発生を事前に検知し、上位ビット側にこれ
を伝えるから、キャリーが最も伝搬される場合でも下位
ビット側のビット数だけで足りるため、高速演算が可能
になる。
の上位ビット側と下位ビット側とを分け、下位ビット側
でのキャリー発生を事前に検知し、上位ビット側にこれ
を伝えるから、キャリーが最も伝搬される場合でも下位
ビット側のビット数だけで足りるため、高速演算が可能
になる。
第１図は本発明の第１の実施例に係るカウンタ回路の回
路図、第２図は本発明の第２の実施例に係るカウンタ回
路の回路図である。
路図、第２図は本発明の第２の実施例に係るカウンタ回
路の回路図である。
Claims (1)
- （１）インクリメンタの下位ビット側の出力が次のイン
クリメントで上位ビット側へキャリーを発生させる出力
パターンであることを検出し、上位ビット側のキャリー
信号を発生させるキャリー先読み回路を有することを特
徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4778389A JPH02224525A (ja) | 1989-02-27 | 1989-02-27 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4778389A JPH02224525A (ja) | 1989-02-27 | 1989-02-27 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224525A true JPH02224525A (ja) | 1990-09-06 |
Family
ID=12784973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4778389A Pending JPH02224525A (ja) | 1989-02-27 | 1989-02-27 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224525A (ja) |
-
1989
- 1989-02-27 JP JP4778389A patent/JPH02224525A/ja active Pending
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