JPH02224539A - Alarm signal generating system - Google Patents
Alarm signal generating systemInfo
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- JPH02224539A JPH02224539A JP4613389A JP4613389A JPH02224539A JP H02224539 A JPH02224539 A JP H02224539A JP 4613389 A JP4613389 A JP 4613389A JP 4613389 A JP4613389 A JP 4613389A JP H02224539 A JPH02224539 A JP H02224539A
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- 238000000034 method Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 6
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- 238000005516 engineering process Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信においてアラーム信号を発生する
アラーム信号発生方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an alarm signal generation method for generating an alarm signal in data communication.
この種のアラーム信号発生方式には、データ通信におい
て入力されるデータに同一符号が連続したときに、アラ
ーム信号を発生するものがある。Some alarm signal generation systems of this type generate an alarm signal when the same code continues in data input during data communication.
このようなアラーム信号発生方式の一例が第２図に示さ
れている。An example of such an alarm signal generation system is shown in FIG.
第２図において、入力されるデータａが正常な場合、こ
のデータａが、書き込みクロックｂと読み出しクロック
ｄとにより、フリップフロップ５５に入力される。一方
、入力されるデータａが正常であるため、すなわちデー
タａが“１゛と０“とから成るため、フリップフロップ
５３が、書き込みクロックｂに基づいて、“Ｈ（ハイ）
“°と“Ｌ（ロー）゛との変化を繰り返す信号ｅを出力
する。In FIG. 2, when the input data a is normal, this data a is input to the flip-flop 55 by the write clock b and the read clock d. On the other hand, since the input data a is normal, that is, the data a consists of "1" and 0, the flip-flop 53 outputs "H" (high) based on the write clock b.
A signal e that repeatedly changes between "°" and "L (low)" is output.
ピーク検出回路５４は、信号ｅが変化しているので、“
Ｌ １１の信号ｊを、フリップフロップ５５のセット入
力端子に出力する。フリップフロップ５５は、セット入
力端子の信号ｊが“Ｌ゛であるので、読み出しクロック
ｄに基づいて、読み出しメモリからのデータを出力端子
Ｑから出力する。このデータは、符号変換回路５６を経
由して、正常なデータｉとして出力される。Since the signal e is changing, the peak detection circuit 54 detects “
The signal j of L11 is output to the set input terminal of the flip-flop 55. Since the signal j at the set input terminal is "L", the flip-flop 55 outputs data from the read memory from the output terminal Q based on the read clock d. This data is passed through the code conversion circuit 56. Then, the data is output as normal data i.
入力されるデータａが、すべて“１”すなわちオール“
１”の場合、フリップフロップ５３は、ＩＩ Ｈ１１の
信号ｅを出力する。この信号ｅが変化しないので、ピー
ク検出回路５４は、“Ｈ”の信号ｊを、フリップフロッ
プ５５のセット入力端子に出力する。フリップフロップ
５５は、セット入力端子の信号ｊが°“ＨＩＩであるの
で、出力端子Ｑからオール°“１“のデータを出力する
。このデータは、符号変換回路５６を経由して、データ
ｉとして出力される。このデータｉがアラーム信号とな
る。Input data a is all “1”, that is, all “1”
1", the flip-flop 53 outputs the II H11 signal e. Since this signal e does not change, the peak detection circuit 54 outputs the "H" signal j to the set input terminal of the flip-flop 55. Since the signal j at the set input terminal is HII, the flip-flop 55 outputs all 1 data from the output terminal Q. This data is output as data i via the code conversion circuit 56. This data i becomes an alarm signal.
上述した従来のアラーム信号発生方式において、入力さ
れるデータａがオール“０“の場合、フリップフロップ
５３は、“Ｌ ＩＩの信号ｅを出力する。In the conventional alarm signal generation method described above, when the input data a is all "0", the flip-flop 53 outputs the "L II" signal e.
この信号ｅが変化しないので、ピーク検出回路５４は、
“Ｈｎの信号ｊを、フリップフロップ５５のセット入力
端子に出力する。フリップフロップ５５は、セット入力
端子の信号ｊが“Ｈ１１であるので、出力端子Ｑからオ
ール“１”のデータを出力する。Since this signal e does not change, the peak detection circuit 54
The signal j of "Hn" is output to the set input terminal of the flip-flop 55. Since the signal j of the set input terminal is "H11", the flip-flop 55 outputs all "1" data from the output terminal Q.
このデータは、符号変換回路５６を経由して、データｉ
として出力される。This data is passed through the code conversion circuit 56 to the data i
is output as
このようにして、従来のアラーム信号発生方式によれば
、入力されるデータａに対して、フリップフロップ５５
の出力端子Ｑから出力されるデータは、第１表に示され
るようになる。In this way, according to the conventional alarm signal generation method, the flip-flop 55
The data output from the output terminal Q of is shown in Table 1.
第 １ 表
すなわち、データａが正常のとき、フリップフロップ５
５のセット入力端子は“°Ｌパとなる。従って、フリッ
プフロップ５５の出力端子Ｑからは、正常なデータが出
力される。ところが、データａがオール“１“またはオ
ール“０”のとき、フリップフロップ５５のセット入力
端子は“ＨＩＩとなる。従って、フリップフロップ５５
の出力端子Ｑからは、オール“１′′のデータが出力さ
れる。Table 1: When data a is normal, flip-flop 5
The set input terminal of No. 5 becomes "°L". Therefore, normal data is output from the output terminal Q of the flip-flop 55. However, when the data a is all "1" or all "0", The set input terminal of the flip-flop 55 becomes "HII". Therefore, the flip-flop 55
All "1'' data is output from the output terminal Q.
このように、従来のアラーム信号発生方式は、入力され
るデータがオール゛０“°のときも、オール゛１゛のア
ラーム信号を出力するという欠点を持っている。As described above, the conventional alarm signal generation method has the drawback of outputting an alarm signal of all 1 degrees even when the input data is all 0 degrees.
本発明の目的は、このような欠点を除去し、２つの同符
号連続を区別できるアラーム発生方式を提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate such drawbacks and provide an alarm generation method that can distinguish between two consecutive same codes.
本発明は、入力されるデータを記憶するメモリ部を備え
、この入力されるデータの、一方の同符号連続を検出し
て、アラーム信号を示すデータを出力するアラーム信号
発生方式において、入力されるデータの同符号連続を検
出して、検出結果を出力する検出部と、
前記検出部からの検出結果に基づいて、入力されるデー
タが正常な場合、前記メモリ部からのデータにより正常
なデータを出力し、入力されるデータが同符号連続の場
合、それぞれの符号に対応したデータを出力する制御部
とを有することを特徴としている。The present invention provides an alarm signal generation system that includes a memory unit that stores input data, detects consecutive same signs on one side of the input data, and outputs data indicating an alarm signal. a detecting unit that detects consecutive same-sign data and outputs a detection result; and based on the detection result from the detecting unit, if the input data is normal, the data from the memory unit is used to output the normal data. When the output and input data are consecutive same codes, the control unit outputs data corresponding to each code.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
このアラーム信号発生方式は、入力されたデータａを記
憶するメモリ部１０と、入力されたデータａの変化を検
出する検出部２０と、検出部２０に基づいて、メモリ部
ＩＯからのデータを出力するか、“０”の連続したデー
タを出力するか、または“１°゛の連続したデータを出
力する制御部３０と、制御部３０からのデータの符号を
変換する変換回路４０とで構成されている。This alarm signal generation method includes a memory section 10 that stores input data a, a detection section 20 that detects a change in the input data a, and outputs data from the memory section IO based on the detection section 20. It is composed of a control unit 30 that outputs continuous data of 0, or continuous data of 1°, and a conversion circuit 40 that converts the sign of the data from the control unit 30. ing.
さらに、メモリ部１０は、書き込みクロックｂにより、
データａを書き込む書き込みメモリ１１と、書き込みメ
モリ１１から送られたデータａを、読み出しクロックｄ
により読み出して、データｈとして出力する読み出しメ
モリ１２とで構成されている。Furthermore, the memory unit 10 receives the write clock b.
A write memory 11 for writing data a and a read clock d for data a sent from the write memory 11.
and a read memory 12 that reads the data and outputs it as data h.
また、検出部２０は、データａが入力されると、書き込
みクロックｂにより、“Ｈ”、“Ｌ”の信号ｅを出力す
るフリップフロップ２１と、フリップフロップ２１から
の信号ｅの変化を検出して信号ｆを出力するピーク検出
回路２２と、フリップフロップ２１からの信号ｅと、ピ
ーク検出回路２２からの信号ｆとの論理積の演算をして
、信号ｇを出力する論理積回路２３とで構成されている
。Furthermore, when the data a is input, the detection unit 20 detects a change in the signal e from the flip-flop 21 and the flip-flop 21 that outputs the “H” and “L” signals e based on the write clock b. a peak detection circuit 22 which outputs a signal f, and an AND circuit 23 which performs an AND operation between the signal e from the flip-flop 21 and the signal f from the peak detection circuit 22 and outputs a signal g. It is configured.
また、制御部３０は、ピーク検出回路２２からの信号ｆ
をセット入力端子に入力し、論理積回路２３からの信号
ｇをリセット入力端子に入力し、さらに読み出しメモリ
１２からのデータｈと読み出しクロックｄとを入力して
、出力端子αからデータを出力するフリップフロップ３
１と、フリップフロップ３１の出力端子σから出力され
るデータの符号を反転する反転回路３２とで構成されて
いる。Further, the control unit 30 receives the signal f from the peak detection circuit 22.
is input to the set input terminal, the signal g from the AND circuit 23 is input to the reset input terminal, the data h and read clock d from the read memory 12 are input, and the data is output from the output terminal α. flip flop 3
1, and an inverting circuit 32 that inverts the sign of data output from the output terminal σ of the flip-flop 31.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
本実施例に入力されるデータａが正常の場合、すなわち
、データａが“１°゛と“０”とから成る場合について
説明する。このデータａが検出部２０のフリップフロッ
プ２１とメモリ部１０の書き込みメモリ１１に入力され
る。書き込みメモリ１１が、書き込みクロックｂにより
データａを書き込む。さらに、書き込まれたデータａが
、読み出しメモリ１２に送られる。A case where the data a input to this embodiment is normal, that is, a case where the data a consists of "1°" and "0" will be explained. The write memory 11 writes data a using the write clock b.Furthermore, the written data a is sent to the read memory 12.
一方、前述したように、フリップフロップ２１には、デ
ータａが入力される。このデータａが、“°１″°と“
０°゛とから成り、“１“と“０゛との変化を繰り返し
たものとなっているので、フリップフロップ２１が、書
き込みクロックｂに基づいて、“”Ｈ（ハイ）”と“Ｌ
（ロー）パとの変化を操り返す信号ｅを出力する。この
信号ｅが、論理積回路２３と、ピーク検出回路２２とに
入力される。ピーク検出回路２２は、信号ｅが“Ｈ”と
“Ｌ“との変化を繰り返している場合、“Ｌ”の信号ｆ
を出力する。この“Ｌ １１の信号ｆが、フリップフロ
ップ３１のセット入力端子と、論理積回路２３とに入力
される。論理積回路２３が、信号ｅとｆとの論理積の演
算をするが、信号ｆが“Ｌ ＩＩであるので、“Ｌ”の
信号ｇを出力する。この“Ｌ“の信号ｇは、フリップフ
ロップ３１のリセット入力端子に入力される。On the other hand, as described above, data a is input to the flip-flop 21. This data a is "°1"° and "
0°, and repeats changes between "1" and "0", so the flip-flop 21 changes between "H (high)" and "L" based on the write clock b.
(Low) Outputs a signal e that manipulates the change between P and P. This signal e is input to the AND circuit 23 and the peak detection circuit 22. When the signal e repeatedly changes between "H" and "L", the peak detection circuit 22 detects the "L" signal f.
Output. This signal f of "L11" is input to the set input terminal of the flip-flop 31 and the AND circuit 23.The AND circuit 23 calculates the AND of the signals e and f. Since it is "L II", the "L" signal g is output. This "L" signal g is input to the reset input terminal of the flip-flop 31.
一方、読み出しメモ１月２が、読み出しクロックｄによ
り、書き込みメモリ１１から送られたデータａを読み出
して、データｈとして出力する。このデータｈがフリッ
プフロップ３１に入力される。フリップフロップ３１の
セット入力端子とリセット入力端子とには、“Ｌ”′の
信号が入力されているので、フリップフロップ３１は、
入力されたデータｈを、読み出しクロックｄに基づいて
出力端子ごから出力する。フリップフロップ３１の出力
端子αからのデータは、反転回路３２で符号反転され、
さらに符号変換回路４０で符号変換されて、正常なデー
タＣとして出力される。On the other hand, the read memo January 2 reads data a sent from the write memory 11 using the read clock d and outputs it as data h. This data h is input to the flip-flop 31. Since the “L” signal is input to the set input terminal and reset input terminal of the flip-flop 31, the flip-flop 31
The input data h is output from each output terminal based on the read clock d. The data from the output terminal α of the flip-flop 31 is sign-inverted by an inverting circuit 32, and
Further, the code is converted by the code conversion circuit 40 and output as normal data C.
次に、データａがすべて“１′”の場合、すなわちオー
ル“１゛の場合について説明する。このデータａがフリ
ップフロップ２１に入力されると、フリップフロップ２
１が、書き込みクロックｂに基づいて、“Ｈ＋＋の信号
ｅを出力する。この“Ｈｏ”の信号ｅが、論理積回路２
３と、ピーク検出回路２２とに入力される。ピーク検出
回路２２は、信号ｅが変化しないので、”Ｈ“の信号ｆ
を出力する。二の′“Ｈｏの信号ｒが、フリップフロッ
プ３１のセント入力端子と、論理積回路２３とに入力さ
れる。論理積回路２３が、“Ｈ＋＋の信号ｅと“Ｈｏの
信号ｆとの論理積の演算をして、“Ｈ”の信号ｇを出力
する。この“Ｈｏの信号ｇが、フリップフロップ３１の
リセット入力端子に入力される。フリップフロップ３１
のセット入力端子とリセット入力端子とにＨ”の信号が
入力されているので、フリップフロップ３１は、すべて
“０゛のデータすなわちオール“°０″゛のデータを出
力端子αから出力する。フリップフロップ３１の出力端
子σから出力されるオール“０゛のデータは、反転回路
３２で符号反転され、さらに、符号変換回路４０で符号
変換されて、オール“１′′のデータＣとして出力され
る。このデータＣが、アラーム信号となる。Next, a case where all data a is "1'", that is, all "1" will be explained. When this data a is input to the flip-flop 21, the flip-flop 2
1 outputs a “H++” signal e based on the write clock b. This “Ho” signal e is output to the AND circuit 2.
3 and the peak detection circuit 22. Since the signal e does not change, the peak detection circuit 22 detects the "H" signal f.
Output. The second 'Ho signal r is input to the cent input terminal of the flip-flop 31 and the AND circuit 23.The AND circuit 23 outputs the AND of the H++ signal e and the Ho signal , and outputs an “H” signal g. This “Ho” signal g is input to the reset input terminal of the flip-flop 31. flip flop 31
Since an H signal is input to the set input terminal and the reset input terminal of the flip-flop 31, the flip-flop 31 outputs all "0" data, that is, all "0" data from the output terminal α. The all "0" data outputted from the output terminal σ of the flip-flop 31 is sign-inverted by the inverting circuit 32, and further code-converted by the code converting circuit 40, and is output as all "1'' data C. Ru. This data C becomes an alarm signal.
次に、データａがすべて“０゛の場合、すなわちオール
“０”°の場合について説明する。このデータａがフリ
ップフロップ２１に入力されると、フッリップフロップ
２１が、書き込みクロックｂに基づいて、“Ｌｏ”の信
号ｅを出力する。この“′Ｌ”の信号ｅが、論理積回路
２３と、ピーク検出回路２２とに入力される。ピーク検
出回路２２は、信号ｅが変化しないので、“Ｈ”の信号
ｆを出力する。この“Ｈ゛の信号ｆが、フリップフロッ
プ３１のセット入力端子と、論理積回路２３とに入力さ
れる。論理積回路２３が、“１． ＋＋の信号ｅと“Ｈ
１１の信号ｆとの論理積の演算をして、“Ｌ ＩＩの信
号ｇを出力する。この“Ｌ ＋＋の信号ｇが、フリップ
フロップ３１のリセット入力端子に入力される。フリッ
プフロップ３１のセット入力端子に“Ｈ”の信号が入力
され、リセット入力端子に“Ｌ”の信号が入力されてい
るので、フリップフロップ３１は、すべて“１”のデー
タすなわちオール“１”のデータを出力端子ごから出力
する。フリップフロップ３１の出力端子ごから出力され
るオール“１“のデータは、反転回路３２で符号反転さ
れ、さらに符号変換回路４０で符号変換されて、オール
“０”のデータＣとして出力される。Next, a case where data a is all "0", that is, all "0" degrees will be explained. When this data a is input to the flip-flop 21, the flip-flop 21 operates based on the write clock b. , outputs a "Lo" signal e. This "'L" signal e is input to the AND circuit 23 and the peak detection circuit 22.The peak detection circuit 22 outputs the "L" signal e because the signal e does not change. An “H” signal f is output. This “H” signal f is input to the set input terminal of the flip-flop 31 and the AND circuit 23. The AND circuit 23 outputs the signals e of “1. ++” and “H”.
11 and outputs the "L II signal g." This "L ++ signal g is input to the reset input terminal of the flip-flop 31. Since the "H" signal is input to the set input terminal of the flip-flop 31 and the "L" signal is input to the reset input terminal, the flip-flop 31 receives all "1" data, that is, all "1" data. Output data from each output terminal. All "1" data outputted from each output terminal of the flip-flop 31 is sign-inverted in an inverting circuit 32, further code-converted in a code converting circuit 40, and output as all "0" data C.
このようにして、本実施例によれば、入力されるデータ
ａに対して、出力されるデータＣは、第２表のようにな
る。In this way, according to this embodiment, the output data C for the input data a is as shown in Table 2.
すなわち、データａが正常のとき、フリップフロップ３
１のセット入力端子とリセット入力端子とが、共に“Ｌ
”となる。従って、フリップフロップ３１の出力端子ご
から出力されるデータは、データａに基づいて“１°゛
、“０”の反転を繰り返す。これにより、正常なデータ
Ｃが出力される。また、データａがオール゛ビのとき、
フリップフロップ３１のセット入力端子とリセット入力
端子とが、共に“ＨＩＩとなる。従って、フリップフロ
ップ３１の出力端子Ｇから出力されるデータはオール“
０゛となり、データＣがオール“１”となる。また、デ
ータａがオール“０゛のとき、フリップフロップ３１の
セット入力端子が”°Ｈ゛となり、リセット入力端子が
“Ｌ ＩＩとなる。従って、フリップフロップ３１の出
力端子σから出力されるデータはオール°“１°゛とな
り、データＣがオール“０′”となる。That is, when data a is normal, flip-flop 3
The set input terminal and reset input terminal of No. 1 are both “L”.
Therefore, the data output from each output terminal of the flip-flop 31 repeats inversion of "1°" and "0" based on the data a. As a result, normal data C is output. Also, when data a is all-bi,
Both the set input terminal and reset input terminal of the flip-flop 31 become "HII". Therefore, all data output from the output terminal G of the flip-flop 31 is "HII".
0'', and data C becomes all "1". Further, when the data a is all "0", the set input terminal of the flip-flop 31 becomes "°H", and the reset input terminal becomes "L II". Therefore, the data output from the output terminal σ of the flip-flop 31 are all "1°", and data C is all "0'".
この結果、入力されるデータがオール“０“のとき、出
力されるデータは、オール“０″となり、オール“１
”のアラーム信号と区別される。As a result, when the input data is all "0", the output data is all "0" and all "1".
” alarm signal.
以上説明したように、本発明は、入力されるデータに同
符号連続が発生した場合、２つの同符号連続−を区別で
き、一方の同符号連続の場合のみ、アラーム信号を出力
できる効果がある。As explained above, the present invention has the effect that when consecutive same codes occur in input data, it is possible to distinguish between two consecutive same codes, and output an alarm signal only in the case of one consecutive same code. .
第１図は、本発明の一実施例を示すブロック図、第２図
は、従来のアラーム検出方式の一例を示すブロック図で
ある。
１０・・・・・メモリ部
１１・・・・・書き込みメモリ
１２・・・・・読み出しメモリ
２０・・・・・検出部
２１・・・・・フリップフロップ
２２・・・・・ピーク検出回路
２３・・・・・論理積回路
３０・・・・・制御部
３１・・・・・フリップフロップ
３２・・・・・反転回路
４０・・・・・符号変換回路FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing an example of a conventional alarm detection method. 10... Memory section 11... Write memory 12... Read memory 20... Detection section 21... Flip-flop 22... Peak detection circuit 23 ....AND circuit 30 ....control section 31 ....flip-flop 32 ....inverting circuit 40 ....sign conversion circuit
Claims (1)
の入力されるデータの、一方の同符号連続を検出して、
アラーム信号を示すデータを出力するアラーム信号発生
方式において、 入力されるデータの同符号連続を検出して、検出結果を
出力する検出部と、 前記検出部からの検出結果に基づいて、入力されるデー
タが正常な場合、前記メモリ部からのデータにより正常
なデータを出力し、入力されるデータが同符号連続の場
合、それぞれの符号に対応したデータを出力する制御部
とを有することを特徴とするアラーム信号発生方式。(1) A memory unit is provided for storing input data, and one of the same sign sequences of the input data is detected,
An alarm signal generation method that outputs data indicating an alarm signal includes a detection unit that detects consecutive same-sign data in input data and outputs a detection result; and a detection unit that outputs a detection result based on the detection result from the detection unit The control unit includes a control unit that outputs normal data based on the data from the memory unit when the data is normal, and outputs data corresponding to each code when the input data is consecutive with the same code. alarm signal generation method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4613389A JPH02224539A (en) | 1989-02-27 | 1989-02-27 | Alarm signal generating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4613389A JPH02224539A (en) | 1989-02-27 | 1989-02-27 | Alarm signal generating system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224539A true JPH02224539A (en) | 1990-09-06 |
Family
ID=12738483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4613389A Pending JPH02224539A (en) | 1989-02-27 | 1989-02-27 | Alarm signal generating system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224539A (en) |
-
1989
- 1989-02-27 JP JP4613389A patent/JPH02224539A/en active Pending
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