JPH0222544B2 - - Google Patents
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- Publication number
- JPH0222544B2 JPH0222544B2 JP55053350A JP5335080A JPH0222544B2 JP H0222544 B2 JPH0222544 B2 JP H0222544B2 JP 55053350 A JP55053350 A JP 55053350A JP 5335080 A JP5335080 A JP 5335080A JP H0222544 B2 JPH0222544 B2 JP H0222544B2
- Authority
- JP
- Japan
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- layer
- film
- diffusion layer
- conductor pattern
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関し、特
にI2L素子を有するバイポーラ型の集積回路の製
造方法に係る。
にI2L素子を有するバイポーラ型の集積回路の製
造方法に係る。
I2L（Integrated Injection Logic）は逆構造形
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI2Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I2Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I2Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I2Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter、Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI2Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I2Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I2Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I2Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter、Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。
ところで、上述したI2Lを高速動作をさせるた
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid−State Circuits、Vol、SC−
14、No.２、April 1979、327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI2Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn+埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO2膜５を覆つた後、このSiO2
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
更にCVD−SiO2膜を堆積した後CVD−SiO2膜を
パターニングしてCVD−SiO2パターン８ａ，８
ｂを形成し、これをマスクとして多結晶シリコン
膜を選択エツチングしてコレクタ領域形成予定部
上に多結晶シリコンパターン９ａ，９ｂを形成す
る（第１図ｂ図示）。ひきつづき、高温熱酸化処
理を施してCVD−SiO2パターン８ａ，８ｂが設
けられた多結晶シリコンパターン９ａ，９ｂの周
囲に厚いシリコン熱酸化膜１０及び露出するベー
ス領域６、インジエクタ７上に薄いシリコン熱酸
化膜（図示せず）を成長させると共に、砒素をド
ープした多結晶シリコンパターン９ａ，９ｂから
砒素をｐ型のベース領域６に拡散してn+型のコ
レクタ領域１１ａ，１１ｂを形成する。その後、
前記薄いシリコン熱酸化膜をエツチング除去して
CVD−SiO2パターン８ａ，８ｂ及び厚いシリコ
ン熱酸化膜１０で絶縁された多結晶シリコンパタ
ーンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO2膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI2Lを含む集積回路を製造する（第１
図ｃ図示）。
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid−State Circuits、Vol、SC−
14、No.２、April 1979、327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI2Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn+埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO2膜５を覆つた後、このSiO2
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
更にCVD−SiO2膜を堆積した後CVD−SiO2膜を
パターニングしてCVD−SiO2パターン８ａ，８
ｂを形成し、これをマスクとして多結晶シリコン
膜を選択エツチングしてコレクタ領域形成予定部
上に多結晶シリコンパターン９ａ，９ｂを形成す
る（第１図ｂ図示）。ひきつづき、高温熱酸化処
理を施してCVD−SiO2パターン８ａ，８ｂが設
けられた多結晶シリコンパターン９ａ，９ｂの周
囲に厚いシリコン熱酸化膜１０及び露出するベー
ス領域６、インジエクタ７上に薄いシリコン熱酸
化膜（図示せず）を成長させると共に、砒素をド
ープした多結晶シリコンパターン９ａ，９ｂから
砒素をｐ型のベース領域６に拡散してn+型のコ
レクタ領域１１ａ，１１ｂを形成する。その後、
前記薄いシリコン熱酸化膜をエツチング除去して
CVD−SiO2パターン８ａ，８ｂ及び厚いシリコ
ン熱酸化膜１０で絶縁された多結晶シリコンパタ
ーンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO2膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI2Lを含む集積回路を製造する（第１
図ｃ図示）。
上述したI2Lを含む集積回路の製造においては
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI2Lは高速化できると共に、コレ
クタ、ベースの面積比（SC／SB）比が大きくなる
ことにより電流増幅率（hFE）の向上を達成でき、
更には集積度を向上できる。しかしながら、かか
る従来法にあつてはコレクタ取出し電極１２ａ，
１２ｂが多結晶シリコンからなるため、そのシー
ト抵抗はAl電極に比べて極端に高くなる。例え
ばコレクタ取出し電極が厚さ3000Åの砒素ドープ
多結晶シリコンからなる場合、シート抵抗は
100Ω／□〜200Ω／□程度と高くなる。したがつ
て、I2Lは高電流領域（数100μA／gate以上）で
は動作せず、しかも回路設計上の制約も受ける。
このため、多結晶シリコンからなるコレクタ電極
を途中でAl配線と結線しなければならず、大巾
な集積度の向上を望めなくなる。
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI2Lは高速化できると共に、コレ
クタ、ベースの面積比（SC／SB）比が大きくなる
ことにより電流増幅率（hFE）の向上を達成でき、
更には集積度を向上できる。しかしながら、かか
る従来法にあつてはコレクタ取出し電極１２ａ，
１２ｂが多結晶シリコンからなるため、そのシー
ト抵抗はAl電極に比べて極端に高くなる。例え
ばコレクタ取出し電極が厚さ3000Åの砒素ドープ
多結晶シリコンからなる場合、シート抵抗は
100Ω／□〜200Ω／□程度と高くなる。したがつ
て、I2Lは高電流領域（数100μA／gate以上）で
は動作せず、しかも回路設計上の制約も受ける。
このため、多結晶シリコンからなるコレクタ電極
を途中でAl配線と結線しなければならず、大巾
な集積度の向上を望めなくなる。
これに対し、本発明者は以下に説明する研究成
果により、高集積度と高速動作化との両方を達成
した半導体集積回路の製造方法を見い出した。
果により、高集積度と高速動作化との両方を達成
した半導体集積回路の製造方法を見い出した。
すなわち、高融点金属硅化物は多結晶シリコン
膜より低抵抗であることに着目し、例えば厚さ
3000Åのモリブデンシリサイド膜（MoSi2膜）を
アニーリングすると、第２図に示すようにMo2Si
膜の抵抗変化特性曲線S1が得られる。この第２図
より、低温アニール（500℃程度）においても
MoSi2膜の抵抗は40Ω程度、更に高温アニール
（1000℃程度）を施せば2Ω程度となり、同膜厚の
多結晶シリコン（100〜200Ω／□）に比べて極端
に低抵抗ができることがわかつた。
膜より低抵抗であることに着目し、例えば厚さ
3000Åのモリブデンシリサイド膜（MoSi2膜）を
アニーリングすると、第２図に示すようにMo2Si
膜の抵抗変化特性曲線S1が得られる。この第２図
より、低温アニール（500℃程度）においても
MoSi2膜の抵抗は40Ω程度、更に高温アニール
（1000℃程度）を施せば2Ω程度となり、同膜厚の
多結晶シリコン（100〜200Ω／□）に比べて極端
に低抵抗ができることがわかつた。
しかるに、上記高融点金属硅化物膜、例えば厚
さ3000ÅのMoSi2膜をシリコン基板のn+拡散層
（抵抗10Ω／□）上に直接接触させて設け、
MoSi2膜を低抵抗化するための熱処理を施して電
極配線を形成することを試みた。しかしながら、
こうした状態での熱処理によるシリコン基板−
MoSi2膜のコンタクト抵抗を調べると、第３図の
ようなMoSi2膜のコンタクト抵抗変化特性曲線S2
となり、高温処理を施した場合、コンタクト抵抗
は異常に増大し、最後にはシヨツトキー化して拡
散層の取出し配線等として機能できなくなる。
さ3000ÅのMoSi2膜をシリコン基板のn+拡散層
（抵抗10Ω／□）上に直接接触させて設け、
MoSi2膜を低抵抗化するための熱処理を施して電
極配線を形成することを試みた。しかしながら、
こうした状態での熱処理によるシリコン基板−
MoSi2膜のコンタクト抵抗を調べると、第３図の
ようなMoSi2膜のコンタクト抵抗変化特性曲線S2
となり、高温処理を施した場合、コンタクト抵抗
は異常に増大し、最後にはシヨツトキー化して拡
散層の取出し配線等として機能できなくなる。
そこで、本発明者は上記問題点を踏えて鋭意研
究し、第１導電型（例えばｐ型）のシリコン基板
上に第２導電型（ｎ型）の高濃度不純物を含む多
結晶シリコン膜を直接堆積し、更にこの上に高融
点金属硅化物膜（例えば厚さ3000ÅのMoSi2膜）
を堆積した後、MoSi2膜の低抵抗化のための熱処
理を施した。その結果、同第３図に示す如くシリ
コン基板に対するMoSi2／n+pol−Siのコンタク
ト抵抗変化特性曲線Ｆが得られ、高温処理を施し
た場合でも高濃度不純物を含む多結晶シリコンを
介在させることにより、基板に対するコンタクト
抵抗の増大を防止できることがわかつた。こうし
たことにより第１導電型のシリコン基板上に第２
導電型の高濃度不純物を含む高融点金属硅化物膜
を堆積し、これらをパターニングした後、高温熱
処理（例えば1000℃程度）を施すことによつてシ
リコン基板に対するコンタクト抵抗の増大を招く
ことなく（第３図のＦより10μｍ□で1Ω程度）、
高融点金属硅化物膜の低抵抗化（第２図のS1より
4Ω程度）を達成でき、ひいては基板との低抵抗
接触が確保され、シート抵抗の小さい二層構造の
電極配線を形成し得ることを究明した。しかも、
この高温熱酸化処理により第２導電型の高濃度不
純物を含む多結晶シリコンから第２導電型の不純
物が第１導電型のシリコン基板に、熱拡散して所
望の第２導電型の拡散層を形成できた。
究し、第１導電型（例えばｐ型）のシリコン基板
上に第２導電型（ｎ型）の高濃度不純物を含む多
結晶シリコン膜を直接堆積し、更にこの上に高融
点金属硅化物膜（例えば厚さ3000ÅのMoSi2膜）
を堆積した後、MoSi2膜の低抵抗化のための熱処
理を施した。その結果、同第３図に示す如くシリ
コン基板に対するMoSi2／n+pol−Siのコンタク
ト抵抗変化特性曲線Ｆが得られ、高温処理を施し
た場合でも高濃度不純物を含む多結晶シリコンを
介在させることにより、基板に対するコンタクト
抵抗の増大を防止できることがわかつた。こうし
たことにより第１導電型のシリコン基板上に第２
導電型の高濃度不純物を含む高融点金属硅化物膜
を堆積し、これらをパターニングした後、高温熱
処理（例えば1000℃程度）を施すことによつてシ
リコン基板に対するコンタクト抵抗の増大を招く
ことなく（第３図のＦより10μｍ□で1Ω程度）、
高融点金属硅化物膜の低抵抗化（第２図のS1より
4Ω程度）を達成でき、ひいては基板との低抵抗
接触が確保され、シート抵抗の小さい二層構造の
電極配線を形成し得ることを究明した。しかも、
この高温熱酸化処理により第２導電型の高濃度不
純物を含む多結晶シリコンから第２導電型の不純
物が第１導電型のシリコン基板に、熱拡散して所
望の第２導電型の拡散層を形成できた。
また、高融点金属硅化物は酸化レートが通常の
アンドープ多結晶シリコンと同等であることか
ら、第２導電型の不純物を含む多結晶シリコン膜
上に高融点金属硅化物膜を堆積し、これらをパタ
ーニングした後、低抵抗化のための高温熱処理を
酸化性雰囲気中で行なうことによつて、高融点金
属硅化物の低抵抗と共に、多結晶シリコンと高融
点金属硅化物の二層構造の周囲にシリコン熱酸化
膜を成長でき、該二層構造の電極配線上を横切る
別の電極配線に対して絶縁化できることを究明し
た。
アンドープ多結晶シリコンと同等であることか
ら、第２導電型の不純物を含む多結晶シリコン膜
上に高融点金属硅化物膜を堆積し、これらをパタ
ーニングした後、低抵抗化のための高温熱処理を
酸化性雰囲気中で行なうことによつて、高融点金
属硅化物の低抵抗と共に、多結晶シリコンと高融
点金属硅化物の二層構造の周囲にシリコン熱酸化
膜を成長でき、該二層構造の電極配線上を横切る
別の電極配線に対して絶縁化できることを究明し
た。
しかして、本発明者は上述した知見にもとづき
第１導電型の半導体基板等に第２導電型の不純物
を含む多結晶シリコン膜及び高融点金属硅化物膜
を順次堆積し、これら膜をパターニングして二層
構造の導電体パターンを形成した後、高温熱酸化
処理を施すことによつて、多結晶シリコン膜か
らの第２導電型の不純物拡散により基板等に第２
導電型の拡散層を形成でき、この拡散層と導電
体パターンとのコンタクト抵抗の増大を招くこと
なく高融点金属硅化物の低抵抗、ひいては導電体
パターンの低抵抗化を達成でき、導電体パター
ン周囲にシリコン熱酸化膜を、露出する半導体基
板等部分にもシリコン熱酸化膜を、成長できた。
しかるに、露出する半導体基板部分のシリコン熱
酸化膜を選択的に除去した後、電極配線材料層を
堆積することによつて、第２導電型の拡散層と低
抵抗接触し、かつシート抵抗の小さい二層構造の
電極配線を形成できると共に、この電極配線に対
してその周囲のシリコン熱酸化膜で主に絶縁され
た別の電極配線を形成でき、著しく短縮された工
程で高集積度と高速動作化との両方を達成した半
導体集積回路を製造し得る方法を見い出した。
第１導電型の半導体基板等に第２導電型の不純物
を含む多結晶シリコン膜及び高融点金属硅化物膜
を順次堆積し、これら膜をパターニングして二層
構造の導電体パターンを形成した後、高温熱酸化
処理を施すことによつて、多結晶シリコン膜か
らの第２導電型の不純物拡散により基板等に第２
導電型の拡散層を形成でき、この拡散層と導電
体パターンとのコンタクト抵抗の増大を招くこと
なく高融点金属硅化物の低抵抗、ひいては導電体
パターンの低抵抗化を達成でき、導電体パター
ン周囲にシリコン熱酸化膜を、露出する半導体基
板等部分にもシリコン熱酸化膜を、成長できた。
しかるに、露出する半導体基板部分のシリコン熱
酸化膜を選択的に除去した後、電極配線材料層を
堆積することによつて、第２導電型の拡散層と低
抵抗接触し、かつシート抵抗の小さい二層構造の
電極配線を形成できると共に、この電極配線に対
してその周囲のシリコン熱酸化膜で主に絶縁され
た別の電極配線を形成でき、著しく短縮された工
程で高集積度と高速動作化との両方を達成した半
導体集積回路を製造し得る方法を見い出した。
すなわち、本発明は第１導電型の半導体基板も
しくは半導体層上に、直接又は絶縁膜を介して第
２導電型の不純物を含む多結晶シリコン膜及び高
融点金属硅化物膜を順次堆積した後、これら膜を
パターニングして二層構造の導電体パターンを形
成する工程と、高温熱酸化処理を施して前記二層
構造の導電体パターンの周囲に厚いシリコン熱酸
化膜を、露出する基板もしくは半導体層部分に薄
いシリコン熱酸化膜を成長させると共に導電体パ
ターンと直接接触した半導体基板もしくは半導体
層部分に第２導電型の拡散層を形成する工程と、
前記半導体基板もしくは半導体層上の薄いシリコ
ン熱酸化膜をエツチングにより除去した後、全面
に電極配線材料層を堆積して、前記二層構造の導
電体パターンに対してその周囲に設けられた厚い
シリコン熱酸化膜で絶縁された電極配線を形成す
る工程とを具備したことを特徴とするものであ
る。
しくは半導体層上に、直接又は絶縁膜を介して第
２導電型の不純物を含む多結晶シリコン膜及び高
融点金属硅化物膜を順次堆積した後、これら膜を
パターニングして二層構造の導電体パターンを形
成する工程と、高温熱酸化処理を施して前記二層
構造の導電体パターンの周囲に厚いシリコン熱酸
化膜を、露出する基板もしくは半導体層部分に薄
いシリコン熱酸化膜を成長させると共に導電体パ
ターンと直接接触した半導体基板もしくは半導体
層部分に第２導電型の拡散層を形成する工程と、
前記半導体基板もしくは半導体層上の薄いシリコ
ン熱酸化膜をエツチングにより除去した後、全面
に電極配線材料層を堆積して、前記二層構造の導
電体パターンに対してその周囲に設けられた厚い
シリコン熱酸化膜で絶縁された電極配線を形成す
る工程とを具備したことを特徴とするものであ
る。
本発明における第１導電型の半導体層として
は、例えばｐ型の拡散層、より具体的にはｐ型の
ベース領域等である。
は、例えばｐ型の拡散層、より具体的にはｐ型の
ベース領域等である。
本発明における第２導電型の不純物を含む多結
晶シリコン膜及び高融点金属硅化物膜はパターニ
ングにより導電体パターンとなるものである。か
かる第２導電型の不純物を含む多結晶シリコンと
しては、例えば基板もしくは半導体層がｐ型の場
合、砒素や燐などのｎ型不純物がドープされた多
結晶シリコンを挙げることができる。こうした不
純物ドープ多結晶シリコン膜は高温熱酸化処理に
際して、第１導電型の半導体基板もしくは半導体
層より厚いシリコン熱酸化膜を成長できると共に
その不純物が熱拡散して第２導電型の拡散層を形
成できる利点を有する。なお、このような目的か
ら多結晶シリコン膜中の不純物濃度は1021／cm3以
上にすることが臨ましい。また、高融点金属硅化
物としては、例えばモリブデンシリサイド、タン
グステンシリサイド、タンタルシリサイド、白金
シリサイド等を挙げることができる。
晶シリコン膜及び高融点金属硅化物膜はパターニ
ングにより導電体パターンとなるものである。か
かる第２導電型の不純物を含む多結晶シリコンと
しては、例えば基板もしくは半導体層がｐ型の場
合、砒素や燐などのｎ型不純物がドープされた多
結晶シリコンを挙げることができる。こうした不
純物ドープ多結晶シリコン膜は高温熱酸化処理に
際して、第１導電型の半導体基板もしくは半導体
層より厚いシリコン熱酸化膜を成長できると共に
その不純物が熱拡散して第２導電型の拡散層を形
成できる利点を有する。なお、このような目的か
ら多結晶シリコン膜中の不純物濃度は1021／cm3以
上にすることが臨ましい。また、高融点金属硅化
物としては、例えばモリブデンシリサイド、タン
グステンシリサイド、タンタルシリサイド、白金
シリサイド等を挙げることができる。
本発明における高温熱酸化処理は第２導電型
の不純物を含む多結晶シリコン膜及び高融点金属
硅化物膜からなる二層構造の導電体パターンと、
半導体基板もしくは半導体層と、の間の酸化レー
トの差を利用して、該導電体パターン周囲に比較
的厚いシリコン熱酸化膜を、露出する半導体基板
もしくは半導体層部分に比較的薄いシリコン熱酸
化膜を成長させること、半導体基板もしくは半
導体層に直接接触した導電体パターンにおいて、
その多結晶シリコン膜から第２導電型の不純物を
基板等に拡散して拡散層を形成すること、導電
体パターンの一構成材である高融点金属硅化物を
アニーリングして低抵抗化すること、を目的とす
るものである。このような目的から、高温熱酸化
処理の温度としては800〜1100℃の範囲にするこ
とが望ましい。
の不純物を含む多結晶シリコン膜及び高融点金属
硅化物膜からなる二層構造の導電体パターンと、
半導体基板もしくは半導体層と、の間の酸化レー
トの差を利用して、該導電体パターン周囲に比較
的厚いシリコン熱酸化膜を、露出する半導体基板
もしくは半導体層部分に比較的薄いシリコン熱酸
化膜を成長させること、半導体基板もしくは半
導体層に直接接触した導電体パターンにおいて、
その多結晶シリコン膜から第２導電型の不純物を
基板等に拡散して拡散層を形成すること、導電
体パターンの一構成材である高融点金属硅化物を
アニーリングして低抵抗化すること、を目的とす
るものである。このような目的から、高温熱酸化
処理の温度としては800〜1100℃の範囲にするこ
とが望ましい。
本発明における半導体基板もしくは半導体層上
の薄いシリコン熱酸化膜のエツチング除去手段と
しては、例えば全面エツチングにより除去する方
法、或いは導電体パターン周囲（特に上面）をマ
スクした後、基板面に対して略垂直に入射する気
状イオンによるエツチング、例えば反応性イオン
エツチングで選択的に除去する方法等を採用し得
る。特に、高融点金属硅化物は不純物ドープ多結
晶シリコンに比べて酸化レートがそれ程大きくな
いため、後者のエツチング手段により半導体基板
等の薄いシリコン熱酸化膜を除去することが望ま
しい。
の薄いシリコン熱酸化膜のエツチング除去手段と
しては、例えば全面エツチングにより除去する方
法、或いは導電体パターン周囲（特に上面）をマ
スクした後、基板面に対して略垂直に入射する気
状イオンによるエツチング、例えば反応性イオン
エツチングで選択的に除去する方法等を採用し得
る。特に、高融点金属硅化物は不純物ドープ多結
晶シリコンに比べて酸化レートがそれ程大きくな
いため、後者のエツチング手段により半導体基板
等の薄いシリコン熱酸化膜を除去することが望ま
しい。
本発明における電極配線材料としては、例えば
AlもしくはAl−Cu、Al−Si、Al−Si−Cuなどの
Al合金、又はMo、Ｗ、Ta、Ptなどの高融点金
属、或いは金属硅化物等を挙げることができる。
AlもしくはAl−Cu、Al−Si、Al−Si−Cuなどの
Al合金、又はMo、Ｗ、Ta、Ptなどの高融点金
属、或いは金属硅化物等を挙げることができる。
次に、本発明をI2Lの製造に適用した例につい
て第４図ａ〜ｆを参照して説明する。
て第４図ａ〜ｆを参照して説明する。
実施例
〔i〕 まず、ｐ型シリコン基板２１にSbを選択拡
散してn+埋込層２２を形成し、更にｎ型のシ
リコンエピタキシヤル層２３を成長させた後、
選択酸化技術により素子分離のための厚さ1.5μ
ｍのフイールド酸化膜２４を形成した。ひきつ
づき、シリコンエピタキシヤル層２３にCVD
法、写真蝕刻法によりSiO2膜２５を設け、該
SiO2膜２５及びフイールド酸化膜２４をマス
クとしてボロンを選択的に拡散してp+型拡散
層であるベース領域２６及びインジエクタ２７
を形成した。その後、熱酸化処理を施してシリ
コン熱酸化膜を成長させ、この熱酸化膜を写真
蝕刻法によりパターニングしてフイールド酸化
膜２４からベース領域２６の一部に延在した熱
酸化膜２８を形成した後、全面に砒素濃度
1021／cm3、厚さ3000Åの砒素ドープ多結晶シリ
コン膜２９、厚さ3000Åのモリブデンシリサイ
ド膜３０（MoSi2膜）及びシリコン窒化膜３１
をCVD法により順次堆積した（第４図ａ図
示）。
散してn+埋込層２２を形成し、更にｎ型のシ
リコンエピタキシヤル層２３を成長させた後、
選択酸化技術により素子分離のための厚さ1.5μ
ｍのフイールド酸化膜２４を形成した。ひきつ
づき、シリコンエピタキシヤル層２３にCVD
法、写真蝕刻法によりSiO2膜２５を設け、該
SiO2膜２５及びフイールド酸化膜２４をマス
クとしてボロンを選択的に拡散してp+型拡散
層であるベース領域２６及びインジエクタ２７
を形成した。その後、熱酸化処理を施してシリ
コン熱酸化膜を成長させ、この熱酸化膜を写真
蝕刻法によりパターニングしてフイールド酸化
膜２４からベース領域２６の一部に延在した熱
酸化膜２８を形成した後、全面に砒素濃度
1021／cm3、厚さ3000Åの砒素ドープ多結晶シリ
コン膜２９、厚さ3000Åのモリブデンシリサイ
ド膜３０（MoSi2膜）及びシリコン窒化膜３１
をCVD法により順次堆積した（第４図ａ図
示）。
〔〕 次いで、シリコン窒化膜３１をパターニン
グしてシリコン窒化膜パターン３２ａ，３２
ｂ，３２ｃを形成した後、これらパターンをマ
スクとしてMoSi2膜３０、多結晶シリコン膜２
９をオーバーエツチングして多結晶シリコン、
MoSi2からなる二層構造の導電体パターン３３
ａ，３３ｂ，３３ｃを形成すると共に、これら
導電体パターン３３ａ，３３ｂ，３３ｃに対し
てシリコン窒化膜パターン３２ａ，３２ｂ，３
２ｃをオーバーハング構造とした（第４図ｂ図
示）。その後、シリコン窒化膜パターン３２ａ，
３２ｂ，３２ｃをマスクとして熱酸化膜２８を
反応性イオンエツチングによりパターニングし
てシリコン窒化膜パターン３２ｃに対してセル
フアラインとなる熱酸化膜パターン３４を形成
した（第４図ｃ図示）。
グしてシリコン窒化膜パターン３２ａ，３２
ｂ，３２ｃを形成した後、これらパターンをマ
スクとしてMoSi2膜３０、多結晶シリコン膜２
９をオーバーエツチングして多結晶シリコン、
MoSi2からなる二層構造の導電体パターン３３
ａ，３３ｂ，３３ｃを形成すると共に、これら
導電体パターン３３ａ，３３ｂ，３３ｃに対し
てシリコン窒化膜パターン３２ａ，３２ｂ，３
２ｃをオーバーハング構造とした（第４図ｂ図
示）。その後、シリコン窒化膜パターン３２ａ，
３２ｂ，３２ｃをマスクとして熱酸化膜２８を
反応性イオンエツチングによりパターニングし
てシリコン窒化膜パターン３２ｃに対してセル
フアラインとなる熱酸化膜パターン３４を形成
した（第４図ｃ図示）。
〔〕 次いで、900℃の高温ウエツト雰囲気中で
熱酸化処理を施した。この時、第４図ｄに示す
ように砒素ドープ多結晶シリコン及びMoSi2か
らなる導電体パターン３３ａ，３３ｂ，３３ｃ
と露出するシリコンエピタキシヤル層２３（ベ
ース、インジエクタ領域）の酸化レートの差、
並びに導電体パターン３３ａ，３３ｂ，３３ｃ
上のシリコン窒化膜パターン３２ａ，３２ｂ，
３２ｃの酸化剤遮蔽作用により、導電体パター
ン３３ａ，３３ｂ，３３ｃの周側面のみに厚い
シリコン熱酸化膜３５、露出するベース領域２
６及びインジエクタ２７上に薄いシリコン熱酸
化膜３６が成長された。しかも、ベース領域２
６と直接接した導電体パターン３３ａ，３３ｂ
の砒素ドープ多結晶シリコン膜２９からベース
領域２６に砒素が拡散されn+型拡散層である
深いコレクタ領域３７，３７が形成された。ま
た、同時に導電体パターン３３ａ，３３ｂ，３
３ｃのMoSi2膜３０が十分アニーリングされ低
抵抗化すると共に、導電体パターン３３ａ，３
３ｂがコレクタ領域３７，３７に対して低抵抗
でコンタクトされた。
熱酸化処理を施した。この時、第４図ｄに示す
ように砒素ドープ多結晶シリコン及びMoSi2か
らなる導電体パターン３３ａ，３３ｂ，３３ｃ
と露出するシリコンエピタキシヤル層２３（ベ
ース、インジエクタ領域）の酸化レートの差、
並びに導電体パターン３３ａ，３３ｂ，３３ｃ
上のシリコン窒化膜パターン３２ａ，３２ｂ，
３２ｃの酸化剤遮蔽作用により、導電体パター
ン３３ａ，３３ｂ，３３ｃの周側面のみに厚い
シリコン熱酸化膜３５、露出するベース領域２
６及びインジエクタ２７上に薄いシリコン熱酸
化膜３６が成長された。しかも、ベース領域２
６と直接接した導電体パターン３３ａ，３３ｂ
の砒素ドープ多結晶シリコン膜２９からベース
領域２６に砒素が拡散されn+型拡散層である
深いコレクタ領域３７，３７が形成された。ま
た、同時に導電体パターン３３ａ，３３ｂ，３
３ｃのMoSi2膜３０が十分アニーリングされ低
抵抗化すると共に、導電体パターン３３ａ，３
３ｂがコレクタ領域３７，３７に対して低抵抗
でコンタクトされた。
〔〕 次いで、反応性イオンエツチングを全面に
施した。この時、シリコン窒化膜パターン３２
ａ，３２ｂ，３２ｃがマスクとして作用し、こ
のオーバーハングの陰となる部分、つまり導電
体パターン３３ａ，３３ｂ，３３ｃ周側面の厚
いシリコン熱酸化膜３５は全くエツチングされ
ず、ベース領域２６及びインジエクタ２７上の
薄いシリコン熱酸化膜３６が選択的に除去さ
れ、ベース領域２６及びインジエクタ２７の大
部分が露出すると共に、厚いシリコン熱酸化膜
３５及びシリコン窒化膜パターン３２ａ，３２
ｂで覆われ、コレクタ領域３７，３７と接触し
た導電体パターンはコレクタ取出し電極３８，
３８となり、同熱酸化膜３５、シリコン窒化膜
パターン３２ｃで覆われ熱酸化膜パターン３４
を介してベース領域２６上に配置された導電体
パターンはジヤンパ配線３９となる（第４図ｅ
図示）。その後、全面にAl層を堆積し、ベース
領域２６とインジエクタ２７の境界に位置する
SiO2膜２５、及びフイールド酸化膜２４上で
Al層をラフな写真蝕刻法でパターニングした。
この時、第４図ｆに示すようにコレクタ取出し
電極３８，３８、ジヤンパ配線３９に対して厚
いシリコン熱酸化膜３５、シリコン窒化膜パタ
ーン３２ａ，３２ｂ，３２ｃで絶縁され、ベー
ス領域２６と広い面積で接触したベース取出し
電極４０及びインジエクタ取出し電極４１が形
成されI2Lが製造された。
施した。この時、シリコン窒化膜パターン３２
ａ，３２ｂ，３２ｃがマスクとして作用し、こ
のオーバーハングの陰となる部分、つまり導電
体パターン３３ａ，３３ｂ，３３ｃ周側面の厚
いシリコン熱酸化膜３５は全くエツチングされ
ず、ベース領域２６及びインジエクタ２７上の
薄いシリコン熱酸化膜３６が選択的に除去さ
れ、ベース領域２６及びインジエクタ２７の大
部分が露出すると共に、厚いシリコン熱酸化膜
３５及びシリコン窒化膜パターン３２ａ，３２
ｂで覆われ、コレクタ領域３７，３７と接触し
た導電体パターンはコレクタ取出し電極３８，
３８となり、同熱酸化膜３５、シリコン窒化膜
パターン３２ｃで覆われ熱酸化膜パターン３４
を介してベース領域２６上に配置された導電体
パターンはジヤンパ配線３９となる（第４図ｅ
図示）。その後、全面にAl層を堆積し、ベース
領域２６とインジエクタ２７の境界に位置する
SiO2膜２５、及びフイールド酸化膜２４上で
Al層をラフな写真蝕刻法でパターニングした。
この時、第４図ｆに示すようにコレクタ取出し
電極３８，３８、ジヤンパ配線３９に対して厚
いシリコン熱酸化膜３５、シリコン窒化膜パタ
ーン３２ａ，３２ｂ，３２ｃで絶縁され、ベー
ス領域２６と広い面積で接触したベース取出し
電極４０及びインジエクタ取出し電極４１が形
成されI2Lが製造された。
得られたI2Lはベース領域２６とこの領域に
形成されたコレクタ領域３７，３７とが砒素ド
ープ多結晶シリコン及びMoSi2からなる導電体
パターンの厚い酸化膜３５で分離されているた
め、コレクタ領域３７，３７の面積を増大で
き、電流増幅率の向上化が達成できた。また、
砒素ドープ多結晶シリコンとMoSi2からなる二
層構造のコレクタ取出し電極３８，３８は高温
熱酸化処理でのMoSi2のアニーリングによる低
抵抗により、砒素ドープ多結晶シリコンのみか
らなるコレクタ取出し電極に比較して抵抗値を
数Ω／□（砒素ドープ多結晶シリコンのみでは
約100〜200Ω／□）と著しく低くでき、高速動
作化、高電流領域での使用が可能となつた。事
実、本実施例で製造されたI2Lのリングオシレ
ータによる遅延出力を調べると第５図に示す特
性図となり伝播遅延速度（tpd）は最小1nsec以
下となり、従来のI2Lに比べて高速化できるこ
とがわかる。また、砒素ドープ多結晶シリコン
及びMoSi2からなる二層構造の導電体パターン
をコレクタ取出し電極３８，３８やジヤンパ配
線３９として利用でき、ベース取出しAl電極
４０とは多層電極構造になつていることから、
I2Lの高集積度化が可能となつた。
形成されたコレクタ領域３７，３７とが砒素ド
ープ多結晶シリコン及びMoSi2からなる導電体
パターンの厚い酸化膜３５で分離されているた
め、コレクタ領域３７，３７の面積を増大で
き、電流増幅率の向上化が達成できた。また、
砒素ドープ多結晶シリコンとMoSi2からなる二
層構造のコレクタ取出し電極３８，３８は高温
熱酸化処理でのMoSi2のアニーリングによる低
抵抗により、砒素ドープ多結晶シリコンのみか
らなるコレクタ取出し電極に比較して抵抗値を
数Ω／□（砒素ドープ多結晶シリコンのみでは
約100〜200Ω／□）と著しく低くでき、高速動
作化、高電流領域での使用が可能となつた。事
実、本実施例で製造されたI2Lのリングオシレ
ータによる遅延出力を調べると第５図に示す特
性図となり伝播遅延速度（tpd）は最小1nsec以
下となり、従来のI2Lに比べて高速化できるこ
とがわかる。また、砒素ドープ多結晶シリコン
及びMoSi2からなる二層構造の導電体パターン
をコレクタ取出し電極３８，３８やジヤンパ配
線３９として利用でき、ベース取出しAl電極
４０とは多層電極構造になつていることから、
I2Lの高集積度化が可能となつた。
なお、本発明は上記実施例の如くI2Lの製造
のみに限定されず、通常のバイポーラ型集積回
路、ECL（Emitter Coupled Logic）等にも同
様に適用でき、更に同一基板内にI2Lと通常の
バイポーラ型集積回路、ECLを製造しても同
様な効果が期待できる。
のみに限定されず、通常のバイポーラ型集積回
路、ECL（Emitter Coupled Logic）等にも同
様に適用でき、更に同一基板内にI2Lと通常の
バイポーラ型集積回路、ECLを製造しても同
様な効果が期待できる。
以上詳述した如く、本発明によれば第１導電型
の半導体基板もしくは半導体層上に直接又は絶縁
膜を介して第２導電型の不純物を含む多結晶シリ
コン及び高融点金属硅化物からなる２層構造の導
電体パターンを形成した後、高温熱酸化処理を施
すことによつて、半導体基板等に第２導電型の
拡散層を形成でき、第２導電型の拡散層とのコ
ンタクト抵抗の増大を招くことなく高融点金属硅
化物の低抵抗化、ひいては導電体パターンの低抵
抗化を達成でき、導電体パターン周囲に比較的
厚いシリコン熱酸化膜を、露出する半導体基板等
の部分にも比較的薄いシリコン熱酸化膜を成長で
き、その後露出する半導体基板部分のシリコン熱
酸化膜を除去し、電極配線材料層を堆積すること
により、第２導電型の拡散層と低抵抗接触し、か
つシート抵抗の小さい二層構造の電極配線を形成
できると共に、この電極配線に対してその周囲の
シリコン熱酸化膜で主に絶縁された別の電極配線
を形成できる。したがつて、著しく短縮された工
程で高集積化と高速動作化との両方を達成した半
導体集積回路を製造し得る方法を提供できるもの
である。
の半導体基板もしくは半導体層上に直接又は絶縁
膜を介して第２導電型の不純物を含む多結晶シリ
コン及び高融点金属硅化物からなる２層構造の導
電体パターンを形成した後、高温熱酸化処理を施
すことによつて、半導体基板等に第２導電型の
拡散層を形成でき、第２導電型の拡散層とのコ
ンタクト抵抗の増大を招くことなく高融点金属硅
化物の低抵抗化、ひいては導電体パターンの低抵
抗化を達成でき、導電体パターン周囲に比較的
厚いシリコン熱酸化膜を、露出する半導体基板等
の部分にも比較的薄いシリコン熱酸化膜を成長で
き、その後露出する半導体基板部分のシリコン熱
酸化膜を除去し、電極配線材料層を堆積すること
により、第２導電型の拡散層と低抵抗接触し、か
つシート抵抗の小さい二層構造の電極配線を形成
できると共に、この電極配線に対してその周囲の
シリコン熱酸化膜で主に絶縁された別の電極配線
を形成できる。したがつて、著しく短縮された工
程で高集積化と高速動作化との両方を達成した半
導体集積回路を製造し得る方法を提供できるもの
である。
第１図ａ〜ｃは従来法によるI2Lの製造工程を
示す断面図、第２図はアニーリング処理によるモ
リブデンシリサイド膜（MoSi2）の抵抗変化を示
す特性図、第３図はアニーリング処理による
MoSi2膜のみからなる取出し電極或いは砒素ドー
プ多結晶シリコン及びMoSi2の二層構造からなる
取出し電極と基板の拡散層とのコンタクト抵抗の
変化を示す特性図、第４図ａ〜ｆは本発明の実施
例におけるI2Lの製造工程を示す断面図、第５図
は本発明の実施例で得られたI2Lのリングオシレ
ータによる遅延出力を示す特性図である。 ２１……ｐ型シリコン基板、２２……n+埋込
層、２３……ｎ型シリコンエピタキシヤル層、２
４……フイールド酸化膜、２６……p+ベース領
域、２７……インジエクタ、２９……砒素ドープ
多結晶シリコン膜、３０……モリブデンシリサイ
ド膜、３２ａ，３２ｂ，３２ｃ……シリコン窒化
膜パターン、３３ａ，３３ｂ，３３ｃ……導電体
パターン、３５……厚いシリコン熱酸化膜、３６
……薄いシリコン熱酸化膜、３７，３７……n+
型コレクタ領域、３８，３８……コレクタ取出し
電極、３９……ジヤンパ配線、４０……ベース取
出しAl電極、４１……インジエクタ取出しAl電
極。
示す断面図、第２図はアニーリング処理によるモ
リブデンシリサイド膜（MoSi2）の抵抗変化を示
す特性図、第３図はアニーリング処理による
MoSi2膜のみからなる取出し電極或いは砒素ドー
プ多結晶シリコン及びMoSi2の二層構造からなる
取出し電極と基板の拡散層とのコンタクト抵抗の
変化を示す特性図、第４図ａ〜ｆは本発明の実施
例におけるI2Lの製造工程を示す断面図、第５図
は本発明の実施例で得られたI2Lのリングオシレ
ータによる遅延出力を示す特性図である。 ２１……ｐ型シリコン基板、２２……n+埋込
層、２３……ｎ型シリコンエピタキシヤル層、２
４……フイールド酸化膜、２６……p+ベース領
域、２７……インジエクタ、２９……砒素ドープ
多結晶シリコン膜、３０……モリブデンシリサイ
ド膜、３２ａ，３２ｂ，３２ｃ……シリコン窒化
膜パターン、３３ａ，３３ｂ，３３ｃ……導電体
パターン、３５……厚いシリコン熱酸化膜、３６
……薄いシリコン熱酸化膜、３７，３７……n+
型コレクタ領域、３８，３８……コレクタ取出し
電極、３９……ジヤンパ配線、４０……ベース取
出しAl電極、４１……インジエクタ取出しAl電
極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板もしくは半導体層上
に、直接又は絶縁膜を介して第２導電型の不純物
を含む多結晶シリコン膜及び高融点金属硅化物膜
を順次堆積した後、これら膜を選択エツチングし
て二層構造の導電体パターンを形成する工程と、
高温熱酸化処理を施して前記二層構造の導電体パ
ターンの周囲に厚いシリコン熱酸化膜を、露出す
る基板もしくは半導体層部分に薄いシリコン熱酸
化膜を成長させると共に導電体パターンと直接接
触した半導体基板もしくは半導体層に第２導電型
の拡散層を形成する工程と、前記半導体基板もし
くは半導体層上の薄いシリコン熱酸化膜をエツチ
ングにより除去した後、全面に電極配線材料層を
堆積して、前記二層構造の導電体パターンに対し
てその周囲に設けた厚いシリコン熱酸化膜で絶縁
された電極配線を形成する工程とを具備したこと
を特徴とする半導体集積回路の製造方法。 ２ 第１導電型の半導体層がｐ型の拡散層で、二
層構造の導電体パターンの一構成材としての第２
導電型の多結晶シリコン膜がn+型のもので、高
温熱酸化処理により導電体パターンと接するｐ型
の拡散層にバイポーラトランジスタのエミツタ或
いはコレクタの拡散層を形成すると共に、ｐ型の
拡散層と接する導電体パターンをエミツタ或いは
コレクタの拡散層の取出し電極、絶縁物上の導電
体パターンをジヤンパ配線とし、かつ該取出し電
極、ジヤンパ配線を前記ｐ型拡散層の取出し電極
に対し多結晶シリコンと高融点金属硅化物のシリ
コン熱酸化膜で絶縁された自己整合構造とするこ
とを特徴とする特許請求の範囲第１項記載の半導
体集積回路の製造方法。 ３ 第１導電型の半導体層がI2Lゲートのnpnト
ランジスタのベース及び同ゲートのpnpトランジ
スタのエミツタで高温熱酸化処理により二層構造
の導電体パターンと接する第１導電型の領域中に
該パターンの一構成材である多結晶シリコンから
第２導電型の不純物を拡散してI2Lゲートのnpn
トランジスタのコレクタを形成することを特徴と
する特許請求の範囲第１項記載の半導体集積回路
の製造方法。 ４ 同一半導体基板内に、導電体パターンの高温
熱酸化処理により形成されるI2Lのnpnトランジ
スタのコレクタ拡散層を設けると共に、該導電体
パターンをコレクタ拡散層の取出し電極とし、か
つ同高温熱酸化処理により形成されるnpnバイポ
ーラトランジスタのエミツタ或いはコレクタの拡
散層を設けると共に該導電体パターンをエミツタ
或いはコレクタの拡散層の取出し電極とすること
を特徴とする特許請求の範囲第１項記載の半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335080A JPS56150850A (en) | 1980-04-22 | 1980-04-22 | Manufacture of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335080A JPS56150850A (en) | 1980-04-22 | 1980-04-22 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56150850A JPS56150850A (en) | 1981-11-21 |
| JPH0222544B2 true JPH0222544B2 (ja) | 1990-05-18 |
Family
ID=12940322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335080A Granted JPS56150850A (en) | 1980-04-22 | 1980-04-22 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56150850A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69232348T2 (de) * | 1991-09-24 | 2002-08-14 | Matsushita Electric Industrial Co., Ltd. | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117579A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Semiconductor device |
| JPS53142196A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Bipolar type semiconductor device |
-
1980
- 1980-04-22 JP JP5335080A patent/JPS56150850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56150850A (en) | 1981-11-21 |
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