JPS6232628B2 - - Google Patents
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- JPS6232628B2 JPS6232628B2 JP56028231A JP2823181A JPS6232628B2 JP S6232628 B2 JPS6232628 B2 JP S6232628B2 JP 56028231 A JP56028231 A JP 56028231A JP 2823181 A JP2823181 A JP 2823181A JP S6232628 B2 JPS6232628 B2 JP S6232628B2
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- JP
- Japan
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- polycrystalline silicon
- film
- pattern
- conductivity type
- oxide film
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関し、特
にI2L素子を有するバイポーラ型の集積回路の製
造方法に係る。
にI2L素子を有するバイポーラ型の集積回路の製
造方法に係る。
I2L（Integrated Injection Logic）は逆構造形
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI2Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I2Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I2Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I2Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter、Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI2Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I2Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I2Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I2Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter、Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。
ところで、上述したI2Lを高速動作をさせるた
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid―State Circuita、Vol、SC―
14、No.２、April 1979、327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI2Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn+埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO2膜５を覆つた後、このSiO2
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
これをパターニングして多結晶シリコン膜を選択
エツチングしてコレクタ領域形成予定部上に多結
晶シリコンパターン８ａ，８ｂを形成する（第１
図ｂ図示）。ひきつづき、高温熱酸化処理を施し
て多結晶シリコンパターン８ａ，８ｂの周囲に厚
いシリコン熱酸化膜９及び露出するベース領域
６、インジエクタ７上に薄いシリコン熱酸化膜１
０を成長させると共に、砒素をドープした多結晶
シリコンパターン８ａ，８ｂから砒素をｐ型のベ
ース領域６に拡散してn+のコレクタ領域１１
ａ，１１ｂを形成する。その後、前記薄いシリコ
ン熱酸化膜１０をエツチング除去して厚いシリコ
ン熱酸化膜９で絶縁された多結晶シリコンパター
ンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO2膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI2Lを含む集積回路を製造する（第１
図ｃ図示）。
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid―State Circuita、Vol、SC―
14、No.２、April 1979、327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI2Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn+埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO2膜５を覆つた後、このSiO2
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
これをパターニングして多結晶シリコン膜を選択
エツチングしてコレクタ領域形成予定部上に多結
晶シリコンパターン８ａ，８ｂを形成する（第１
図ｂ図示）。ひきつづき、高温熱酸化処理を施し
て多結晶シリコンパターン８ａ，８ｂの周囲に厚
いシリコン熱酸化膜９及び露出するベース領域
６、インジエクタ７上に薄いシリコン熱酸化膜１
０を成長させると共に、砒素をドープした多結晶
シリコンパターン８ａ，８ｂから砒素をｐ型のベ
ース領域６に拡散してn+のコレクタ領域１１
ａ，１１ｂを形成する。その後、前記薄いシリコ
ン熱酸化膜１０をエツチング除去して厚いシリコ
ン熱酸化膜９で絶縁された多結晶シリコンパター
ンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO2膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI2Lを含む集積回路を製造する（第１
図ｃ図示）。
上述したI2Lを含む集積回路の製造においては
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI2Lは高速化できると共に、コレ
クタ、ベースの面積比（ＳC／ＳB）比が大きくな
ることにより電極増幅率（ｈFE）の向上を達成で
き、更には集積度を向上できる。
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI2Lは高速化できると共に、コレ
クタ、ベースの面積比（ＳC／ＳB）比が大きくな
ることにより電極増幅率（ｈFE）の向上を達成で
き、更には集積度を向上できる。
しかしながら、上記従来法にあつては熱酸化工
程により多結晶シリコンパターン８ａ，８ｂ周囲
に厚いシリコン熱酸化膜９を、露出したｐ型ベー
ス領域６上に薄い酸化膜１０を形成する際、多結
晶シリコンパターン８ａ，８ｂの端部側面がオー
バーハング構造になり易い、つまりベース領域６
と接触する多結晶シリコンパターン８ａ，８ｂ近
傍付近に他の部分より薄い酸化膜しか形成できな
い。このため、多結晶シリコンパターン８ａ，８
ｂを拡散源として深いコレクタ領域１１ａ，１１
ｂを形成した後、ｐ型ベース領域６上の薄いシリ
コン熱酸化膜をエツチング除去する際に、オーバ
ーエツチングが起こり易く、ベースコンタクトホ
ールにn+型のコレクタ領域１１ａ，１１ｂの一
部が露出し、ベース取出しAl電極１４を形成す
るとベース・コレクタ間のシヨートを招く。特
に、多結晶シリコンパターン８ａ，８ｂを拡散源
として深いコレクタ領域を形成しようとすると、
横方向拡散が進行するための更にベース・コレク
タ間のシヨートが起こり易くなる。
程により多結晶シリコンパターン８ａ，８ｂ周囲
に厚いシリコン熱酸化膜９を、露出したｐ型ベー
ス領域６上に薄い酸化膜１０を形成する際、多結
晶シリコンパターン８ａ，８ｂの端部側面がオー
バーハング構造になり易い、つまりベース領域６
と接触する多結晶シリコンパターン８ａ，８ｂ近
傍付近に他の部分より薄い酸化膜しか形成できな
い。このため、多結晶シリコンパターン８ａ，８
ｂを拡散源として深いコレクタ領域１１ａ，１１
ｂを形成した後、ｐ型ベース領域６上の薄いシリ
コン熱酸化膜をエツチング除去する際に、オーバ
ーエツチングが起こり易く、ベースコンタクトホ
ールにn+型のコレクタ領域１１ａ，１１ｂの一
部が露出し、ベース取出しAl電極１４を形成す
るとベース・コレクタ間のシヨートを招く。特
に、多結晶シリコンパターン８ａ，８ｂを拡散源
として深いコレクタ領域を形成しようとすると、
横方向拡散が進行するための更にベース・コレク
タ間のシヨートが起こり易くなる。
本発明は上記欠点を解消するためになされたも
ので、高集積化と高速動作化の両方を達成した
I2Lゲートを備えるバイポーラ型集積回路等を製
造する方法を提供しようとするものである。
ので、高集積化と高速動作化の両方を達成した
I2Lゲートを備えるバイポーラ型集積回路等を製
造する方法を提供しようとするものである。
即ち、本発明は第１導電型の半導体基板もしく
は半導体層上に直接第２導電型の不純物を含む多
結晶シリコン膜及び絶縁膜を順次堆積する工程
と、この絶縁膜をパターニングして絶縁膜パター
ンとし、このパターンをマスクとして下層の前記
多結晶シリコン膜をオーバーエツチングして多結
晶シリコンパターンを形成すると共に、絶縁膜パ
ターンのオーバーハングを形成する工程と、前記
絶縁膜パターンのオーバーハング直下に位置する
多結晶シリコンパターンの周辺部分の半導体基板
もしくは半導体層に、高濃度の第１導電型の拡散
層を選択的に形成する工程と、熱酸化処理を施し
て前記多結晶シリコンパターンの露出面及び第１
導電型の拡散層の露出面に比較的厚い酸化膜を、
露出する基板もしくは半導体層部分に比較的薄い
酸化膜を夫々成長させると共に、前記多結晶シリ
コンパターンを拡散源として第２導電型の不純物
を前記基板もしくは半導体層に拡散して第２導電
型の拡散層を形成する工程と、前記基板もしくは
半導体層上の比較的薄い酸化膜をエツチング除去
してコンタクトホールを形成した後、全面に電極
配線材料層を堆積し、パターニングして前記多結
晶シリコンパターンに対して絶縁され、かつ前記
コンタクトホールを通して前記基板もしくは半導
体層と接続された電極配線を形成する工程とを具
備したことを特徴するものである。
は半導体層上に直接第２導電型の不純物を含む多
結晶シリコン膜及び絶縁膜を順次堆積する工程
と、この絶縁膜をパターニングして絶縁膜パター
ンとし、このパターンをマスクとして下層の前記
多結晶シリコン膜をオーバーエツチングして多結
晶シリコンパターンを形成すると共に、絶縁膜パ
ターンのオーバーハングを形成する工程と、前記
絶縁膜パターンのオーバーハング直下に位置する
多結晶シリコンパターンの周辺部分の半導体基板
もしくは半導体層に、高濃度の第１導電型の拡散
層を選択的に形成する工程と、熱酸化処理を施し
て前記多結晶シリコンパターンの露出面及び第１
導電型の拡散層の露出面に比較的厚い酸化膜を、
露出する基板もしくは半導体層部分に比較的薄い
酸化膜を夫々成長させると共に、前記多結晶シリ
コンパターンを拡散源として第２導電型の不純物
を前記基板もしくは半導体層に拡散して第２導電
型の拡散層を形成する工程と、前記基板もしくは
半導体層上の比較的薄い酸化膜をエツチング除去
してコンタクトホールを形成した後、全面に電極
配線材料層を堆積し、パターニングして前記多結
晶シリコンパターンに対して絶縁され、かつ前記
コンタクトホールを通して前記基板もしくは半導
体層と接続された電極配線を形成する工程とを具
備したことを特徴するものである。
本発明における第２導電型の不純物を含む多結
晶シリコンパターンはその上の第２の絶縁膜のパ
ターンをマスクとしてオーバーエツチングにより
形成される。ここに用いる第２の絶縁膜として
は、例えばCVD―SiO2膜と、シリコン窒化膜、
アルミナ膜、或いはCVD−SiO2膜とシリコン窒
化膜との二重構造膜等を挙げることができる。こ
うして形成された多結晶シリコンパターンは熱酸
化処理或いは別の熱処理によりその不純物が第１
導電型の半導体基板もしくは半導体層に第２導電
型の拡散層を形成する拡散源として作用する。
晶シリコンパターンはその上の第２の絶縁膜のパ
ターンをマスクとしてオーバーエツチングにより
形成される。ここに用いる第２の絶縁膜として
は、例えばCVD―SiO2膜と、シリコン窒化膜、
アルミナ膜、或いはCVD−SiO2膜とシリコン窒
化膜との二重構造膜等を挙げることができる。こ
うして形成された多結晶シリコンパターンは熱酸
化処理或いは別の熱処理によりその不純物が第１
導電型の半導体基板もしくは半導体層に第２導電
型の拡散層を形成する拡散源として作用する。
本発明において絶縁膜パターンのオーバーハン
グ直下に位置する多結晶シリコンパターン周辺の
基板もしくは半導体層部分にそれより高濃度の第
１導電型の拡散層を形成するのは熱酸化膜に多結
晶シリコンパターン端部がオーバーハングとなる
のを避け、該パターン周辺にも厚い酸化膜を成長
させるために行なう。こうした拡散層の形成手段
としては、例えば次のような方法を採用し得る。
すなわち、多結晶シリコンパターン上の絶縁膜パ
ターンが該多結晶シリコンパターンに対して庇状
に延出していることを利用して耐熱性が良好な被
膜を堆積することにより、絶縁膜パターンの庇状
部直下の半導体基板もしくは半導体層部分以外を
該被膜で覆う。つづいて、被膜をマスクとして第
１導電型の不純物を封管法（カプセル拡散法）、
或いは斜めイオン注入、熱処理により、多結晶シ
リコンパターン周辺の半導体基板もしくは半導体
層部分にそれより高濃度の第１導電型の拡散層を
選択的に形成する。ここに用いる被膜としては、
Mo、Ｗ、Ta、Ti、Ptなどの高融点金属、或いは
これらの金属の硅化物等を挙げることができる。
グ直下に位置する多結晶シリコンパターン周辺の
基板もしくは半導体層部分にそれより高濃度の第
１導電型の拡散層を形成するのは熱酸化膜に多結
晶シリコンパターン端部がオーバーハングとなる
のを避け、該パターン周辺にも厚い酸化膜を成長
させるために行なう。こうした拡散層の形成手段
としては、例えば次のような方法を採用し得る。
すなわち、多結晶シリコンパターン上の絶縁膜パ
ターンが該多結晶シリコンパターンに対して庇状
に延出していることを利用して耐熱性が良好な被
膜を堆積することにより、絶縁膜パターンの庇状
部直下の半導体基板もしくは半導体層部分以外を
該被膜で覆う。つづいて、被膜をマスクとして第
１導電型の不純物を封管法（カプセル拡散法）、
或いは斜めイオン注入、熱処理により、多結晶シ
リコンパターン周辺の半導体基板もしくは半導体
層部分にそれより高濃度の第１導電型の拡散層を
選択的に形成する。ここに用いる被膜としては、
Mo、Ｗ、Ta、Ti、Ptなどの高融点金属、或いは
これらの金属の硅化物等を挙げることができる。
本発明における熱酸化処理は多結晶シリコンパ
ターン及び半導体基板もしくは半導体層に選択的
に形成された高濃度の第１導電型の拡散層と、基
板もしくは半導体層との間の酸化レートの差を利
用して、該多結晶シリコンパターン及び拡散層上
に比較的厚い酸化膜を、露出する基板もしくは半
導体層上に比較的薄い酸化膜を成長させるために
行なうものであるから、該多結晶シリコンパター
ン及び高濃度の拡散層と、基板もしくは半導体層
の間の酸化レートを大きくする温度条件にするこ
とが望ましい。例えば、700〜900℃の低温度のド
ライ又はウエツトの酸素雰囲気中で行なえば、多
結晶シリコンパターン及び高濃度の拡散層と基板
もしくは半導体層と酸化レート比を４乃至10倍以
上にできる。
ターン及び半導体基板もしくは半導体層に選択的
に形成された高濃度の第１導電型の拡散層と、基
板もしくは半導体層との間の酸化レートの差を利
用して、該多結晶シリコンパターン及び拡散層上
に比較的厚い酸化膜を、露出する基板もしくは半
導体層上に比較的薄い酸化膜を成長させるために
行なうものであるから、該多結晶シリコンパター
ン及び高濃度の拡散層と、基板もしくは半導体層
の間の酸化レートを大きくする温度条件にするこ
とが望ましい。例えば、700〜900℃の低温度のド
ライ又はウエツトの酸素雰囲気中で行なえば、多
結晶シリコンパターン及び高濃度の拡散層と基板
もしくは半導体層と酸化レート比を４乃至10倍以
上にできる。
本発明における電極配線材料としては、例えば
AlもしくはAl―Cu、Al―Si、Al―Si―Cuなどの
Al合金、又はMo、Ｗ、Ta、Ptなどの金属或いは
これらの金属硅化物等を挙げることができる。
AlもしくはAl―Cu、Al―Si、Al―Si―Cuなどの
Al合金、又はMo、Ｗ、Ta、Ptなどの金属或いは
これらの金属硅化物等を挙げることができる。
次に、本発明をI2Lの製造に適用した例につい
て第２図ａ〜ｆを参照して説明する。
て第２図ａ〜ｆを参照して説明する。
実施例
〔〕 まず、p-型シリコン基板１０１にSbを選
択拡散してn+埋込層１０２を形成し、更にｎ
型のシリコンエピタキシヤル層１０３を成長さ
せた後、酸化膜分離技術により素子間分離のた
めの厚さ1.5μｍのフイールド酸化膜１０４を
形成した。ひきつづき、エピタキシヤル層１０
３上に熱酸化処理と写真蝕刻法により選択的に
熱酸化膜パターン１０５を形成し、この熱酸化
膜パターン１０５及びフイールド酸化膜１０４
をマスクとしてボロンを選択的にエピタキシヤ
ル層１０３にイオン注入し、熱処理を施してｐ
型拡散層であるベース領域１０６及びインジエ
クタ１０７を形成した。つづいて、全面に砒素
濃度1021cm-3、厚さ3000Å砒素ドープ多結晶シ
リコン層１０８を堆積した後、厚さ2000Å程度
のCVD―SiO2膜１０９を堆積し、更に厚さ
1000Åのシリコン窒化膜１１０を堆積した（第
２図ａ図示）。
択拡散してn+埋込層１０２を形成し、更にｎ
型のシリコンエピタキシヤル層１０３を成長さ
せた後、酸化膜分離技術により素子間分離のた
めの厚さ1.5μｍのフイールド酸化膜１０４を
形成した。ひきつづき、エピタキシヤル層１０
３上に熱酸化処理と写真蝕刻法により選択的に
熱酸化膜パターン１０５を形成し、この熱酸化
膜パターン１０５及びフイールド酸化膜１０４
をマスクとしてボロンを選択的にエピタキシヤ
ル層１０３にイオン注入し、熱処理を施してｐ
型拡散層であるベース領域１０６及びインジエ
クタ１０７を形成した。つづいて、全面に砒素
濃度1021cm-3、厚さ3000Å砒素ドープ多結晶シ
リコン層１０８を堆積した後、厚さ2000Å程度
のCVD―SiO2膜１０９を堆積し、更に厚さ
1000Åのシリコン窒化膜１１０を堆積した（第
２図ａ図示）。
〔〕 次いで、シリコン窒化膜１１０を写真蝕
刻法により、パターニングしてベース領域１０
６上にシリコン窒化膜パターン１１１１，１１
１２を形成した後、これらパターン１１１１，
１１１２をマスクとしてCVD―SiO2膜１０９
をリアクテイブイオンエツチングし、更にその
下の多結晶シリコン層１０８をオーバーエツチ
ングしてCDV―SiO2膜パターン１１２１，１
１２２及び多結晶シリコンパターン１１３１，
１１３２を形成した（第２図ｂ図示）。この
時、多結晶シリコンパターン１１３１，１１３
２に対してCVD―SiO2膜パターン１１２１，
１１２２及びシリコン窒化膜パターン１１１
１，１１１２がオーバーハング構造となる。
刻法により、パターニングしてベース領域１０
６上にシリコン窒化膜パターン１１１１，１１
１２を形成した後、これらパターン１１１１，
１１１２をマスクとしてCVD―SiO2膜１０９
をリアクテイブイオンエツチングし、更にその
下の多結晶シリコン層１０８をオーバーエツチ
ングしてCDV―SiO2膜パターン１１２１，１
１２２及び多結晶シリコンパターン１１３１，
１１３２を形成した（第２図ｂ図示）。この
時、多結晶シリコンパターン１１３１，１１３
２に対してCVD―SiO2膜パターン１１２１，
１１２２及びシリコン窒化膜パターン１１１
１，１１１２がオーバーハング構造となる。
〔〕 次いで、熱酸化処理を施して露出するベ
ース領域１０６、インジエクタ１０７及び多結
晶シリコンパターン１１３１，１１３２側面に
極めて薄い酸化膜１１４を成長させた後、全面
にモリブデン膜１１５を蒸着した。この時、モ
リブデン膜１１５はステツプカバレージが悪い
ために、第２図ｃに示す如くオーバーハング構
造をしたCVD―SiO2膜パターン１１２１，１
１２２とシリコン窒化膜パターン１１１１，１
１１２直下のベース領域１０６上の酸化膜１１
４上には該モリブデン膜１１５は被覆されな
い。
ース領域１０６、インジエクタ１０７及び多結
晶シリコンパターン１１３１，１１３２側面に
極めて薄い酸化膜１１４を成長させた後、全面
にモリブデン膜１１５を蒸着した。この時、モ
リブデン膜１１５はステツプカバレージが悪い
ために、第２図ｃに示す如くオーバーハング構
造をしたCVD―SiO2膜パターン１１２１，１
１２２とシリコン窒化膜パターン１１１１，１
１１２直下のベース領域１０６上の酸化膜１１
４上には該モリブデン膜１１５は被覆されな
い。
〔〕 次いで、封管法（カプセル法）にてボロ
ン拡散を行なつた。この時、モリブデン膜１１
５がマスクとして作用し、第２図ｄに示す如く
オーバーハング構造をなしたCVD―SiO2膜パ
ターン１１２１，１１２２とシリコン窒化膜パ
ターン１１１１，１１１２直下のベース領域１
０６部分、つまり多結晶シリコンパターン１１
３１，１１３２周辺のベース領域１０６部分に
p+型拡散層１１６が選択的に形成された。つ
づいて、モリブデン膜１１５を除去した後、
700℃の低温ウエツト雰囲気中で熱処理した。
この時、多結晶シリコン及び高濃度のp+型拡
散層１１６とｐ型ベース領域１０６及びインジ
エクタ１０７との酸化レートの差異により、多
結晶シリコンパターン１１３１，１１３２の側
面及びその周囲のp+型拡散層１１６上に厚い
酸化膜１１７が、ベース領域１０６及びインジ
エクタ１０７上に薄い酸化膜１１８が成長ささ
れた。なお、前記ボロン拡散及び熱酸化工程に
おいて、多結晶シリコンパターン１１３１，１
１３２から砒素がｐ型のベース領域１０６に拡
散してn+型のコレクタ領域１１９１，１１９
２が形成された。こうしたコレクタ領域１１９
１，１１９２の形成によりフイールド酸化膜１
０４上にまで延出した多結晶シリコンパターン
１１３１，１１３２がコレクタ電極として機能
する。その後、シリコン窒化膜パターン１１１
１，１１１２を除去した（同第２図ｄ図示）。
ン拡散を行なつた。この時、モリブデン膜１１
５がマスクとして作用し、第２図ｄに示す如く
オーバーハング構造をなしたCVD―SiO2膜パ
ターン１１２１，１１２２とシリコン窒化膜パ
ターン１１１１，１１１２直下のベース領域１
０６部分、つまり多結晶シリコンパターン１１
３１，１１３２周辺のベース領域１０６部分に
p+型拡散層１１６が選択的に形成された。つ
づいて、モリブデン膜１１５を除去した後、
700℃の低温ウエツト雰囲気中で熱処理した。
この時、多結晶シリコン及び高濃度のp+型拡
散層１１６とｐ型ベース領域１０６及びインジ
エクタ１０７との酸化レートの差異により、多
結晶シリコンパターン１１３１，１１３２の側
面及びその周囲のp+型拡散層１１６上に厚い
酸化膜１１７が、ベース領域１０６及びインジ
エクタ１０７上に薄い酸化膜１１８が成長ささ
れた。なお、前記ボロン拡散及び熱酸化工程に
おいて、多結晶シリコンパターン１１３１，１
１３２から砒素がｐ型のベース領域１０６に拡
散してn+型のコレクタ領域１１９１，１１９
２が形成された。こうしたコレクタ領域１１９
１，１１９２の形成によりフイールド酸化膜１
０４上にまで延出した多結晶シリコンパターン
１１３１，１１３２がコレクタ電極として機能
する。その後、シリコン窒化膜パターン１１１
１，１１１２を除去した（同第２図ｄ図示）。
〔〕 次いで、薄い酸化膜１０８を通してボロ
ンをイオン注入し、熱処理を施して前記p+型
拡散層１１６を一体化してp+型外部ベース領
域１２０を形成すると共に、インジエクタ１０
７にp+型領域１２１を形成した。つづいて、
弗酸系のエツチヤントで処理した。この時、第
２図ｅに示す如く薄い酸化膜１１８が除去さ
れ、厚い酸化膜１１７及び熱酸化膜パターン１
０５に対してセルフアラインでベース、インジ
エクタのコンタクトホール１２２，１２３が開
孔された。
ンをイオン注入し、熱処理を施して前記p+型
拡散層１１６を一体化してp+型外部ベース領
域１２０を形成すると共に、インジエクタ１０
７にp+型領域１２１を形成した。つづいて、
弗酸系のエツチヤントで処理した。この時、第
２図ｅに示す如く薄い酸化膜１１８が除去さ
れ、厚い酸化膜１１７及び熱酸化膜パターン１
０５に対してセルフアラインでベース、インジ
エクタのコンタクトホール１２２，１２３が開
孔された。
〔〕 次いで、全面にAl膜をＥ―gun蒸着し、
これをパターニングしてp+型外部ベース領域
１２０にコンタクトホール１２２を介して接続
され、かつ多結晶シリコンパターン１１３１，
１１３２（コレクタ電極）に対してその周囲の
CDV―SiO2膜パターン１１２１，１１２２及
び厚い酸化膜１１７で絶縁されたベースAl電
極１２４、インジエクタ１０７のp+型領域１
２１にコンタクトホール１２３を介して接続さ
れたインジエクタAl配線１２５を形成してI2L
を製造した（第２図ｆ図示）。
これをパターニングしてp+型外部ベース領域
１２０にコンタクトホール１２２を介して接続
され、かつ多結晶シリコンパターン１１３１，
１１３２（コレクタ電極）に対してその周囲の
CDV―SiO2膜パターン１１２１，１１２２及
び厚い酸化膜１１７で絶縁されたベースAl電
極１２４、インジエクタ１０７のp+型領域１
２１にコンタクトホール１２３を介して接続さ
れたインジエクタAl配線１２５を形成してI2L
を製造した（第２図ｆ図示）。
しかして、本発明によれば多結晶シリコンパタ
ーン１１３１，１１３２上に該パターンに対して
オーバーハング構造となるCDV―SiO2膜パター
ン１１２１，１１２２及びシリコン窒化膜パター
ン１１１１，１１１２を形成し、かつ該CDV―
SiO2膜パターン１１２１，１１２２及びシリコ
ン窒化膜１１１１，１１１２直下のベース領域１
０６部分（つまり多結晶シリコンパターン１１３
１，１１３２周辺のベース領域１０６部分）に
p+型拡散層１１６を形成した状態で低温ウエツ
ト雰囲気中で熱酸化処理するため、多結晶シリコ
ンパターン１１３１，１１３２の端部側面がオー
バーハング構造とならないばかりか、その周囲に
厚い酸化膜１１７を形成できる。その結果、ベー
ス領域１０６、インジエクタ領域１０７上の薄い
酸化膜１１８をエツチング除去してそれらのコン
タクトホール１２２，１２３を開孔する際、多少
オーバーエツチングされたとしても多結晶シリコ
ンパターン１１３１，１１３２とベースコンタク
トホール１２２の間には十分な幅の厚い酸化膜１
１７を残存できる。しかも、多結晶シリコンパタ
ーン１１３１，１１３２からの砒素拡散により形
成されたn+型コレクタ領域１１９１，１１９２
の周りにはp+型拡散層１１６が存在しているた
めn+型コレクタ領域１１９１，１１９２の横方
向の拡散を抑制できる。したがつて、薄い酸化膜
１１８のオーバーエツチング、コレクタ領域１１
９１，１１９２の深さが深くなるように砒素拡散
を多少長く行なつても該酸化膜１１８除去により
形成されたベースコンタクトホール１２２にn+
型コレクタ領域１１９１，１１９２の一部が露出
するのを防止でき、ひいてはベースAl電極１２
４の形成によつてベース・コレクタ間のシヨート
を起こすのを確実に阻止できる。また、多結晶シ
リコンパターン１１３１，１１３２（コレクタ電
極）とこれを横切るベースAl電極１２４との絶
縁分離を完全にでき、それらのリークによる歩留
り低下も大巾に改善できる。その上、多結晶シリ
コンパターン１１３１，１１３２周囲の酸化膜が
オーバーハング構造とならないため、これを横切
るベースAl電極１２４が段切れしたり、オーバ
ーハング付近で膜厚が薄くなつたりするのを防止
できる。
ーン１１３１，１１３２上に該パターンに対して
オーバーハング構造となるCDV―SiO2膜パター
ン１１２１，１１２２及びシリコン窒化膜パター
ン１１１１，１１１２を形成し、かつ該CDV―
SiO2膜パターン１１２１，１１２２及びシリコ
ン窒化膜１１１１，１１１２直下のベース領域１
０６部分（つまり多結晶シリコンパターン１１３
１，１１３２周辺のベース領域１０６部分）に
p+型拡散層１１６を形成した状態で低温ウエツ
ト雰囲気中で熱酸化処理するため、多結晶シリコ
ンパターン１１３１，１１３２の端部側面がオー
バーハング構造とならないばかりか、その周囲に
厚い酸化膜１１７を形成できる。その結果、ベー
ス領域１０６、インジエクタ領域１０７上の薄い
酸化膜１１８をエツチング除去してそれらのコン
タクトホール１２２，１２３を開孔する際、多少
オーバーエツチングされたとしても多結晶シリコ
ンパターン１１３１，１１３２とベースコンタク
トホール１２２の間には十分な幅の厚い酸化膜１
１７を残存できる。しかも、多結晶シリコンパタ
ーン１１３１，１１３２からの砒素拡散により形
成されたn+型コレクタ領域１１９１，１１９２
の周りにはp+型拡散層１１６が存在しているた
めn+型コレクタ領域１１９１，１１９２の横方
向の拡散を抑制できる。したがつて、薄い酸化膜
１１８のオーバーエツチング、コレクタ領域１１
９１，１１９２の深さが深くなるように砒素拡散
を多少長く行なつても該酸化膜１１８除去により
形成されたベースコンタクトホール１２２にn+
型コレクタ領域１１９１，１１９２の一部が露出
するのを防止でき、ひいてはベースAl電極１２
４の形成によつてベース・コレクタ間のシヨート
を起こすのを確実に阻止できる。また、多結晶シ
リコンパターン１１３１，１１３２（コレクタ電
極）とこれを横切るベースAl電極１２４との絶
縁分離を完全にでき、それらのリークによる歩留
り低下も大巾に改善できる。その上、多結晶シリ
コンパターン１１３１，１１３２周囲の酸化膜が
オーバーハング構造とならないため、これを横切
るベースAl電極１２４が段切れしたり、オーバ
ーハング付近で膜厚が薄くなつたりするのを防止
できる。
更に、多結晶シリコンパターン１１３１，１１
３２に対してオーバーハングとなる第２の絶縁膜
として酸化剤の遮蔽性の優れたシリコン窒化膜パ
ターン１１１１，１１１２を設ければ、熱酸化工
程において、該多結晶シリコンパターン１１３
１，１１３２の膜厚方向の酸化を阻止でき、同パ
ターン１１３１，１１３２の膜厚減少を抑制でき
る。その結果、シート抵抗の変化の少ない良好な
多結晶シリコンパターン１１３１，１１３２（コ
レクタ電極）を備えたI2Lを得ることができる。
３２に対してオーバーハングとなる第２の絶縁膜
として酸化剤の遮蔽性の優れたシリコン窒化膜パ
ターン１１１１，１１１２を設ければ、熱酸化工
程において、該多結晶シリコンパターン１１３
１，１１３２の膜厚方向の酸化を阻止でき、同パ
ターン１１３１，１１３２の膜厚減少を抑制でき
る。その結果、シート抵抗の変化の少ない良好な
多結晶シリコンパターン１１３１，１１３２（コ
レクタ電極）を備えたI2Lを得ることができる。
なお、上記実施例においてはp+型拡散層１１
６の形成をボロンの封管法により行なつたが、
BN拡散でも可能である。
６の形成をボロンの封管法により行なつたが、
BN拡散でも可能である。
本発明はI2Lの製造のみに限らず、通常のバイ
ポーラ型集積回路、ECL（Emitter Coupled
Logic）の製造にも同様に適用でき、かつ同一基
体内にI2Lと通常のバイポーラトランジスタ（或
いはECL）を製造する場合にも適用できる。
ポーラ型集積回路、ECL（Emitter Coupled
Logic）の製造にも同様に適用でき、かつ同一基
体内にI2Lと通常のバイポーラトランジスタ（或
いはECL）を製造する場合にも適用できる。
以上詳述した如く、本発明によればベース領域
に対するコレクタ領域の面積比（ＳB／Ｓc）を高
め、かつベース電位降下を解消すると共にインジ
エクタから遠くはなれたコレクタの性能低下を防
止し、電流増幅率（βup）を向上できることは
勿論、ベース・コレクタ間のシヨート及びコレク
タ電極とベース電極間のリークを防止し、もつて
高速度化、高性能化、高集積化を達成したI2L等
の半導体集積回路を高歩留りで製造できる等顕著
な効果を有する。
に対するコレクタ領域の面積比（ＳB／Ｓc）を高
め、かつベース電位降下を解消すると共にインジ
エクタから遠くはなれたコレクタの性能低下を防
止し、電流増幅率（βup）を向上できることは
勿論、ベース・コレクタ間のシヨート及びコレク
タ電極とベース電極間のリークを防止し、もつて
高速度化、高性能化、高集積化を達成したI2L等
の半導体集積回路を高歩留りで製造できる等顕著
な効果を有する。
第１図ａ〜ｃは従来法によるI2Lの製造工程を
示す断面図、第２図ａ〜ｆは本発明の実施例にお
けるI2Lの製造工程を示す断面図である。 １０１……p-型シリコン基板、１０２……n+
埋込み層、１０３……ｎ型シリコンエピタキシヤ
ル層、１０４……フイールド酸化膜、１０６……
ｐ型ベース領域（内部ベース領域）、１０７……
ｐ型インジエクタ、１０８……砒素ドープ多結晶
シリコン層、１１１１，１１１２……シリコン窒
化膜パターン、１１２１，１１２２……CVD―
SiO2膜パターン、１１３１，１１３２……多結
晶シリコンパターン（コレクタ電極）、１１５…
…モリブデン膜、１１６……p+型拡散層、１１
７……厚い酸化膜、１１８……薄い酸化膜、１１
９１，１１９２……n+型コレクタ領域、１２０
……p+型外部ベース領域、１２１……p+型領
域、１２２，１２３……コンタクトホール、１２
４……ベースAl電極、１２５……インジエクタ
Al電極。
示す断面図、第２図ａ〜ｆは本発明の実施例にお
けるI2Lの製造工程を示す断面図である。 １０１……p-型シリコン基板、１０２……n+
埋込み層、１０３……ｎ型シリコンエピタキシヤ
ル層、１０４……フイールド酸化膜、１０６……
ｐ型ベース領域（内部ベース領域）、１０７……
ｐ型インジエクタ、１０８……砒素ドープ多結晶
シリコン層、１１１１，１１１２……シリコン窒
化膜パターン、１１２１，１１２２……CVD―
SiO2膜パターン、１１３１，１１３２……多結
晶シリコンパターン（コレクタ電極）、１１５…
…モリブデン膜、１１６……p+型拡散層、１１
７……厚い酸化膜、１１８……薄い酸化膜、１１
９１，１１９２……n+型コレクタ領域、１２０
……p+型外部ベース領域、１２１……p+型領
域、１２２，１２３……コンタクトホール、１２
４……ベースAl電極、１２５……インジエクタ
Al電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板もしくは半導体層上
に直接第２導電型の不純物を含む多結晶シリコン
膜及び絶縁膜を順次堆積する工程と、この絶縁膜
をパターニングして絶縁膜パターンとし、このパ
ターンをマスクとして下層の前記多結晶シリコン
膜をオーバーエツチングして多結晶シリコンパタ
ーンを形成すると共に、絶縁膜パターンのオーバ
ーハングを形成する工程と、前記絶縁膜パターン
のオーバーハング直下に位置する多結晶シリコン
パーンの周辺部分の半導体基板もしくは半導体層
に、高濃度の第１導電型の拡散層を選択的に形成
する工程と、熱酸化処理を施して前記多結晶シリ
コンパターンの露出面及び第１導電型の拡散層の
露出面に比較的厚い酸化膜を、露出する基板もし
くは半導体層部分に比較的薄い酸化膜を夫々成長
させると共に、前記多結晶シリコンパターンを拡
散源として第２導電型の不純物を前記基板もしく
は半導体層に拡散して第２導電型の拡散層を形成
する工程と、前記基板もしくは半導体層上の比較
的薄い酸化膜をエツチング除去してコンタクトホ
ールを形成した後、全面に電極配線材料層を堆積
し、パターニングして前記多結晶シリコンパター
ンに対して絶縁され、かつ前記コンタクトホール
を通して前記基板もしくは半導体層と接続された
電極配線を形成する工程とを具備したことを特徴
する半導体集積回路の製造方法。 ２ 第１導電型の半導体層がI2Lゲートのnpnト
ランジスタのベース及び同I2Lゲートのpnpトラ
ンジスタのエミツタを構成し、多結晶シリコンパ
ターンからの第２導電型の不純物の拡散により形
成された第２導電型の拡散層を同I2Lのnpnトラ
ンジスタのコレクタとして用いることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56028231A JPS57143862A (en) | 1981-02-27 | 1981-02-27 | Manufacture of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56028231A JPS57143862A (en) | 1981-02-27 | 1981-02-27 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143862A JPS57143862A (en) | 1982-09-06 |
| JPS6232628B2 true JPS6232628B2 (ja) | 1987-07-15 |
Family
ID=12242817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56028231A Granted JPS57143862A (en) | 1981-02-27 | 1981-02-27 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57143862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213320U (ja) * | 1988-07-08 | 1990-01-26 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338622A (en) * | 1979-06-29 | 1982-07-06 | International Business Machines Corporation | Self-aligned semiconductor circuits and process therefor |
-
1981
- 1981-02-27 JP JP56028231A patent/JPS57143862A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213320U (ja) * | 1988-07-08 | 1990-01-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143862A (en) | 1982-09-06 |
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